嵌入式系統(tǒng)設(shè)計5

嵌入式系統(tǒng)設(shè)計 信息工程學(xué)院計算機科學(xué)技術(shù)系 牛斗 副教授 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.1 基于 S3C2410A微處理器的硬件平臺體系結(jié)構(gòu) 5.1.1 S3C2410A微處理器簡介 核心： ARM920T Cache： 6K指令緩存 +16K數(shù)據(jù)緩存 內(nèi)部其他資源： 外部存儲器控制器 MMU LCD控制器 PWM X 5 DMA通道 X 4 通用 I/O口 X 117 UART X 3 外中斷 X 24 IIC總線控制器 ADC 8通道 10位 IIS總線控制器 SPI X 2 MMC卡接口 USB接口 觸摸屏接口 電子日歷時鐘 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.1 基于 S3C2410A微處理器的硬件平臺體系結(jié)構(gòu) 5.1.1 S3C2410A微處理器簡介 中斷控制器：管理 55個中斷源。 包括： 定時器： 5個 +看門狗： 1個 UART： 9個 SDI： 1個 外部中斷： 24個 USB： 2個 DMA： 4個 LCD： 1個 RTC： 2個 電池故障： 1個 ADC： 2個 IIC： 1個 SPI： 2個 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.1 基于 S3C2410A微處理器的硬件平臺體系結(jié)構(gòu) 5.1.1 S3C2410A微處理器簡介 RTC： 實時電子日歷時鐘 全部的時鐘功能。包括：年、月、日、時、分、秒 32.768KHZ頻率 中斷功能 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.1 基于 S3C2410A微處理器的硬件平臺體系結(jié)構(gòu) 5.1.1 S3C2410A微處理器簡介 GPIO： 通用 I/O口 117個 I/O口引腳。其中 24個有中斷功能 每個 I/O口引腳都有復(fù)用功能 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.1 基于 S3C2410A微處理器的硬件平臺體系結(jié)構(gòu) 5.1.1 S3C2410A微處理器簡介 UART： 通用異步串行 I/O口 3通道。 每個通道支持 中斷模式 /DMA模式 每個通道支持 5、 6、 7、 8數(shù)據(jù)位 支持外時鐘 可編程波特率 支持 IrDA（紅外通信） 支持環(huán)回模式（可以實現(xiàn)自測試） 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.1 基于 S3C2410A微處理器的硬件平臺體系結(jié)構(gòu) 5.1.1 S3C2410A微處理器簡介 DMA控制器 ： 4通道 每個通道支持 ： 存儲器 存儲器 存儲器 I/O口 I/O口 存儲器 I/O口 I/O口 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.1 基于 S3C2410A微處理器的硬件平臺體系結(jié)構(gòu) 5.1.1 S3C2410A微處理器簡介 A/D轉(zhuǎn)換器和觸摸屏 通道： 8通道（多路復(fù)用） 精度： 10位 速度： 500KSPS 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.1 基于 S3C2410A微處理器的硬件平臺體系結(jié)構(gòu) 5.1.1 S3C2410A微處理器簡介 LCD顯示器控制器 支持掃描模式： 4位 單掃 /雙掃 、 8位 單掃 支持顯示模式：單色 灰度（ 4級 /16級） 彩色（ 256/4096色） 支持屏幕尺寸： 640 X 480 320 X 240 160 X 160 顯示緩存： 4MB 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.1 基于 S3C2410A微處理器的硬件平臺體系結(jié)構(gòu) 5.1.1 S3C2410A微處理器簡介 看門狗定時器 16位定時器 時間到之后復(fù)位 /中斷 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.1 基于 S3C2410A微處理器的硬件平臺體系結(jié)構(gòu) 5.1.1 S3C2410A微處理器簡介 IIC總線接口 單通道 串行、 8位數(shù)據(jù)、雙向傳輸 傳輸速率： 標準模式速率： 100Kbit/S 快速模式速率： 400Kbit/S 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.1 基于 S3C2410A微處理器的硬件平臺體系結(jié)構(gòu) 5.1.1 S3C2410A微處理器簡介 USB接口 主設(shè)備接口： 2個 從設(shè)備接口： 1個 標準： USB1.1標準 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.1 基于 S3C2410A微處理器的硬件平臺體系結(jié)構(gòu) 5.1.1 S3C2410A微處理器簡介 SD接口 兼容 SD存儲卡協(xié)議 1.0版 兼容 MMC卡存儲協(xié)議 2.11版 接收、發(fā)送有 FIFO緩沖 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.1 基于 S3C2410A微處理器的硬件平臺體系結(jié)構(gòu) 5.1.1 S3C2410A微處理器簡介 SPI接口 兼容 SPI協(xié)議 2.11版 接收、發(fā)送具有 2 X 8移位寄存器方式 接收、發(fā)送支持中斷、 DMA模式 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.1 基于 S3C2410A微處理器的硬件平臺體系結(jié)構(gòu) 5.1.2 基于 S3C2410A微處理器的硬件平臺結(jié)構(gòu) 1S3C2410A微處理器體系結(jié)構(gòu)圖 （圖 5-1/P146） 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.1 基于 S3C2410A微處理器的硬件平臺體系結(jié)構(gòu) 5.1.2 基于 S3C2410A微處理器的硬件平臺結(jié)構(gòu) 2基于 ARM9微處理器的嵌入式硬件平臺體系結(jié)構(gòu) （圖 5-2/P147） 包括： 1存儲器部分 包括： Flash 負責系統(tǒng)啟動 /系統(tǒng)數(shù)據(jù)存儲器 SDRAM 作為系統(tǒng)內(nèi)存 2人機交互接口部分 包括： 液晶接口 鍵盤接口 +觸摸屏接口 3I/O口接口部分 包括： GPIO接口 A/D、 D/A接口 4總線接口部分 包括： RS-232 USB接口、 IIS接口等等 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.1 基于 S3C2410A微處理器的硬件平臺體系結(jié)構(gòu) 5.1.2 基于 S3C2410A微處理器的硬件平臺結(jié)構(gòu) S3C2410A微處理器的啟動引導(dǎo) 第一級引導(dǎo)： 系統(tǒng)復(fù)位， CPU判斷引腳 OM1： 0狀態(tài)。如果 OM1： 0=00 則將 Flash中前 4K內(nèi)容復(fù)制到 SDRAM中。并跳轉(zhuǎn)到 SDRAM去執(zhí)行 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.1 基于 S3C2410A微處理器的硬件平臺體系結(jié)構(gòu) 5.1.2 基于 S3C2410A微處理器的硬件平臺結(jié)構(gòu) S3C2410A微處理器的啟動引導(dǎo) 第二級引導(dǎo)： 在 Flash前 4K一般存放 Boot Loader（核心部分）， 當該程序啟動后，將初始化 SDRAM及 Flash控制器，初始化系統(tǒng)總線 和其它接口。 隨后將 Boot Loader其它部分復(fù)制到 SDRAM中，執(zhí)行 Boot Loader 引導(dǎo)操作系統(tǒng)、運行其它程序。 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.2 存儲器系統(tǒng)設(shè)計 5.2.1 存儲器系統(tǒng)概述 1.存儲器系統(tǒng)的層次結(jié)構(gòu) 2.高速緩存 （ Cache） 3.內(nèi)存管理單元 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.2 存儲器系統(tǒng)設(shè)計 5.2.2 S3C2410A的存儲系統(tǒng)設(shè)計 1. S3C2410A存儲器系統(tǒng)的特征 1支持 大端 /小端 模式（大端：高地址 高字節(jié)） 2地址空間 1GB（ 256MB X 8 Bank） 3每個 Bank支持 8/16/32位數(shù)據(jù)總線 4其中： 固定起始地址的 Bank X 7 可變起始地址的 Bank X 1 5Bank0-Bank5支持 ROM/SRAM Bank6-Bank7支持 ROM/SRAM FP/EDO/SDRAM（包括刷新、尋址） 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.2 存儲器系統(tǒng)設(shè)計 5.2.2 S3C2410A的存儲系統(tǒng)設(shè)計 1. S3C2410A存儲器系統(tǒng)的特征 SRAM（啟動） SROM SROM SROM SROM SROM SROM/SDRAM SROM/SDRAM 擴展 nGS1 nGS2 nGS3 nGS4 nGS5 nGS6 nGS7 128M 128M 128M 128M 128M 可選 可選 使用 Flash作為啟動 ROM 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.2 存儲器系統(tǒng)設(shè)計 5.2.2 S3C2410A的存儲系統(tǒng)設(shè)計 2. 存儲器的大小端模式 當 nRESET=“0” 時，使用 大端模式 之后通過 ENDIAN寄存器中相應(yīng)位可以重新定義存儲器大小端模式 當 nRESET=“0” 時， BANK0的總線寬度由引腳 OM1： 0設(shè)置 OM1 OM0 啟動方式數(shù)據(jù)寬度 0 0 Flash啟動 0 1 16位總線 1 0 32位總線 1 1 測試模式 其余 BANK的總線寬度由寄存器 BWSCON中相應(yīng)位設(shè)置 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.2 存儲器系統(tǒng)設(shè)計 5.2.2 S3C2410A的存儲系統(tǒng)設(shè)計 3. 存儲器地址引腳連接 存儲器地址 引腳 S3C2410引腳 8位總線 16位總線 32位總線 A0 A0 A1 A2 A1 A1 A2 A3 A2 A2 A3 A4 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.2 存儲器系統(tǒng)設(shè)計 5.2.2 S3C2410A的存儲系統(tǒng)設(shè)計 4. 典型系統(tǒng)中存儲器的分配情況 存儲體 與存儲器的接口 Bank0 Flash Bank1 網(wǎng)絡(luò)控制器 Bank2 保留 Bank3 保留 Bank4 保留 Bank5 保留 Bank6 系統(tǒng)內(nèi)存 SDRAM Bank7 保留 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.3 串行接口設(shè)計 5.3.1 串行通信的基本概念 1.串行通信的基本概念（單工、半雙工、雙工） 2.異步通信 同步： 起始位 傳送單位： 字節(jié) 數(shù)據(jù)格式： 起 始 位 數(shù)據(jù)位 停 止 位 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.3 串行接口設(shè)計 5.3.1 串行通信的基本概念 2.異步通信 波特率： 傳輸位數(shù) /秒 異步通信接口： 通用異步收發(fā)器 （ UART） 常用 UART： NS16650 常用數(shù)據(jù)格式： 數(shù)制（二進制） 編碼： ASCII SBCDIC BCD 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.3 串行接口設(shè)計 5.3.1 串行通信的基本概念 3.RS-232-C 通用、個人電腦配備 （ COM1） 4.RS-422 平衡傳輸、遠距離 5.RS-485 三態(tài)的 RS-422，允許多機通信 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.3 串行接口設(shè)計 5.3.2 通用異步收發(fā)器 （ UART） FIFO 發(fā)送移位 FIFO 接收移位 波特率發(fā)生器 控制 單元 TxDn RxDn 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.3 串行接口設(shè)計 5.3.2 通用異步收發(fā)器 （ UART） 與 UART相關(guān)的寄存器包括： 1 UART線控制 寄存器 2 UART控制 寄存器 3 UART FIFO控制 寄存器 4 UART接收 /發(fā)送狀態(tài) 寄存器 5 UART錯誤狀態(tài) 寄存器 6 UART FIFO狀態(tài) 寄存器 7 UART 發(fā)送緩沖器 8 UART 接收緩沖器 9 UART波特率因子 寄存器 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.3 串行接口設(shè)計 5.3.2 通用異步收發(fā)器 （ UART） 1UART線控制 寄存器 ULCON0： 用于 UART0 ULCON1： 用于 UART1 ULCON2： 用于 UART2 D7 D6 D5 D4 D3 D2 D1 D0 模式 奇偶校驗 停止位 長度 D6 = 0 正常模式 = 1 紅外模式 D5 = 0 無校驗位 = 1 有校驗位 D4D3 = 00 奇校驗 = 01 偶校驗 = 10 校驗位為 0 = 11 校驗位為 1 D1D0 = 00 5位 = 01 6位 = 10 7位 = 11 8位 D2=0 1停止位 /D2=1 2停止位 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.3 串行接口設(shè)計 5.3.2 通用異步收發(fā)器 （ UART） 2UART控制 寄存器 UCON0： 用于 UART0 UCON1： 用于 UART1 UCON2： 用于 UART2 D15 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.3 串行接口設(shè)計 5.3.2 通用異步收發(fā)器 （ UART） 2UART控制 寄存器 D15 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D10 = 0 選擇 PCLK = 1 選擇 UCLK D9 = 0 TxFIFO變空 產(chǎn)生中斷 = 1 TxFIFO為空 產(chǎn)生中斷 D8 = 0 RxFIFO進數(shù) 產(chǎn)生中斷 = 1 RxFIFO有數(shù) 產(chǎn)生中斷 D7 = 0 禁止 Rx超時中斷 = 1 允許 Rx超時中斷 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.3 串行接口設(shè)計 5.3.2 通用異步收發(fā)器 （ UART） 2UART控制 寄存器 D15 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D6 = 0 禁止錯誤中斷 = 1 允許錯誤中斷 D4 = 0 正常工作 = 1 發(fā)送 “ 空號 ” 信號 D5 = 0 正常工作模式 = 1 LOOPBACK模式（測試） 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.3 串行接口設(shè)計 5.3.2 通用異步收發(fā)器 （ UART） 2UART控制 寄存器 D15 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D3D2 寫入發(fā)送緩沖區(qū)需要資源 = 00 禁止 = 01 中斷 = 10 DMA0（ UART0)/DMA3(UART2) = 11 DMA1（ UART1) 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.3 串行接口設(shè)計 5.3.2 通用異步收發(fā)器 （ UART） 2UART控制 寄存器 D15 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D1D0 讀接收緩沖區(qū)需要資源 = 00 禁止 = 01 中斷 = 10 DMA0（ UART0) = 11 DMA1（ UART1) 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.3 串行接口設(shè)計 5.3.2 通用異步收發(fā)器 （ UART） 3UARTFIFO控制 寄存器 UFCON0： 用于 UART0 UFCON1： 用于 UART1 UFCON2： 用于 UART2 D7 D6 D5 D4 D3 D2 D1 D0 D7D6 發(fā)送 FIFO觸發(fā)水平 = 00 0字節(jié)（空） = 01 4字節(jié) = 10 8字節(jié) = 11 12字節(jié) D5D4 接收 FIFO觸發(fā)水平 = 00 4字節(jié) = 01 8字節(jié) = 10 12字節(jié) = 11 16字節(jié)（滿） 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.3 串行接口設(shè)計 5.3.2 通用異步收發(fā)器 （ UART） 3UARTFIFO控制 寄存器 UFCON0： 用于 UART0 UFCON1： 用于 UART1 UFCON2： 用于 UART2 D7 D6 D5 D4 D3 D2 D1 D0 D2 = 0 正常 = 1 TxFIFO清零 D1 = 0 正常 = 1 RxFIFO清零 D0 = 0 禁止 FIFO = 1 使能 FIFO 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.3 串行接口設(shè)計 5.3.2 通用異步收發(fā)器 （ UART） 4UARTTx/Rx狀態(tài) 寄存器 UTRSTAT0： 用于 UART0 UTRSTAT1： 用于 UART1 UTRSTAT2： 用于 UART2 D7 D6 D5 D4 D3 D2 D1 D0 D2 = 0 正常 = 1 發(fā)送器空 D1 = 0 正常 = 1 發(fā)送緩沖器空 D0 = 0 正常 = 1 接收緩沖器滿 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.3 串行接口設(shè)計 5.3.2 通用異步收發(fā)器 （ UART） 5UART錯誤狀態(tài) 寄存器 UERSTAT0： 用于 UART0 UERSTAT1： 用于 UART1 UERSTAT2： 用于 UART2 D7 D6 D5 D4 D3 D2 D1 D0 D2 = 0 正常 = 1 幀錯誤 D1 = 0 正常 = 1 校驗錯誤 D0 = 0 正常 = 1 溢出錯誤 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.3 串行接口設(shè)計 5.3.2 通用異步收發(fā)器 （ UART） 6UARTFIFO狀態(tài) 寄存器 D15 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D7 D4 TxFIFO中字符數(shù)目 D3 D0 RxFIFO中字符數(shù)目 D9 =1 TxFIFO滿 D8 =1 RxFIFO滿 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.3 串行接口設(shè)計 5.3.2 通用異步收發(fā)器 （ UART） 7UART發(fā)送緩沖 寄存器 UTXH0： 用于 UART0 UTXH1： 用于 UART1 UTXH2： 用于 UART2 8UART接收緩沖 寄存器 URXH0： 用于 UART0 URXH1： 用于 UART1 URXH2： 用于 UART2 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.3 串行接口設(shè)計 5.3.2 通用異步收發(fā)器 （ UART） 9UART波特率因子 寄存器 UBRDIV0： 用于 UART0 UBRDIV1： 用于 UART1 UBRDIV2： 用于 UART2 UBRDIVn = （ int）（ PCLK/（波特率 X16） -1 或者： UBRDIVn = （ int）（ UCLK/（波特率 X16） -1 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.3 串行接口設(shè)計 5.3.2 通用異步收發(fā)器 （ UART） 硬件連接： 三線式 A機 B機 TxD 電平轉(zhuǎn)換 電平轉(zhuǎn)換 RxD RxD 電平轉(zhuǎn)換 電平轉(zhuǎn)換 TxD GND GND 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.4 I/O接口設(shè)計 5.4.1 GPIO接口設(shè)計 1.I/O接口 地位： 主機 CPU與 外部設(shè)備 之間 必要性： 1CPU與外設(shè)時序配合、通信聯(lián)絡(luò) 2CPU與外設(shè)數(shù)據(jù)格式轉(zhuǎn)換、匹配 3CPU負載能力 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.4 I/O接口設(shè)計 5.4.1 GPIO接口設(shè)計 2.I/O接口編址方式 1I/O接口獨立編址 2與存儲器統(tǒng)一編址 S3C2410采用方式 2 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.4 I/O接口設(shè)計 5.4.1 GPIO接口設(shè)計 3.GPIO的原理與結(jié)構(gòu) D G Q Q D G Q Q PORT DDR 引腳 D0 WR_PORT RD_DDR WR_DDR RD_PORT 第五章 嵌入式系統(tǒng)硬件平臺與接口設(shè)計 5.4 I/O接口設(shè)計 5.4.1 GPIO接口設(shè)計 3.GPIO的原理與結(jié)構(gòu) 數(shù)據(jù)方向寄存器 DDRn：設(shè)定 I