電子測(cè)量技術(shù)論文.doc

密級(jí) JINGGANGSHAN UNIVERSITY 電子測(cè)量課程論文 設(shè)計(jì) 電子測(cè)量課程論文 設(shè)計(jì) 題目 基于基于 FPGAFPGA 的信號(hào)發(fā)生器的信號(hào)發(fā)生器 學(xué) 院 電子與信息工程學(xué)院 專 業(yè) 電子信息工程技術(shù) 班 級(jí) 08 電信一班 學(xué) 號(hào) 80523046 姓 名 張緒景 指導(dǎo)教師 劉宇安 摘摘 要要 本次設(shè)計(jì)課題為應(yīng)用 VHDL 語(yǔ)言及 MAX PLUS II 軟件提供的原理圖輸入 設(shè)計(jì)功能 結(jié)合電子線路的設(shè)計(jì)加以完成一個(gè)可應(yīng)用于數(shù)字系統(tǒng)開發(fā)或?qū)嶒?yàn) 時(shí)做輸入脈沖信號(hào)或基準(zhǔn)脈沖信號(hào)用的信號(hào)發(fā)生器 它具結(jié)構(gòu)緊湊 性能穩(wěn) 定 設(shè)計(jì)結(jié)構(gòu)靈活 方便進(jìn)行多功能組合的特點(diǎn) 經(jīng)濟(jì)實(shí)用 成本低廉 具 有產(chǎn)生三種基本波形脈沖信號(hào) 正弦波 矩形波和三角波 以及三次 及 三次以下 諧波與基波的線性組合脈沖波形輸出 且單脈沖輸出脈寬及連續(xù) 脈沖輸出頻率可調(diào) 范圍從 100HZ 到 1kHZ 步進(jìn)為 100HZ 幅度可調(diào) 從 0 到 5 伏 步進(jìn)為 0 1V 關(guān)鍵詞關(guān)鍵詞 信號(hào)發(fā)生器 FPGA EDA VHDL 語(yǔ)言 設(shè)計(jì)方案設(shè)計(jì)方案 總體設(shè)計(jì)思路總體設(shè)計(jì)思路 1 1 設(shè)計(jì)步驟設(shè)計(jì)步驟 此設(shè)計(jì)將按模塊式實(shí)現(xiàn) 據(jù)任務(wù)書要求 設(shè)計(jì)總共分四大步份完成 1 產(chǎn)生波形 三種波形 方波 三角波和矩形波 信號(hào) 2 波形組合 3 頻率控制 4 幅 度控制 2 2 設(shè)計(jì)思想設(shè)計(jì)思想 利用 VHDL 編程 依據(jù)基本數(shù)字電路模塊原理進(jìn)行整合 系統(tǒng)各部分所需工作時(shí)鐘信 號(hào)由輸入系統(tǒng)時(shí)鐘信號(hào)經(jīng)分頻得到 系統(tǒng)時(shí)鐘輸入端應(yīng)滿足輸入脈沖信號(hào)的要求 組合 波形信號(hào)經(jīng)顯示模塊輸出 具備幅度和頻率可調(diào)功能 幅度可通過電位器調(diào)整 頻率控 制模塊則是一個(gè)簡(jiǎn)易的計(jì)數(shù)器 控制步徑為 100HZ 的可調(diào)頻率 最終送至脈沖發(fā)生模塊 輸出脈沖信號(hào) 達(dá)到設(shè)計(jì)課題所要求的輸出波形頻率可調(diào)及幅度可調(diào)功能 幅度可調(diào)功 能由于比較簡(jiǎn)單 可以在 FPGA 外部利用硬件電路實(shí)現(xiàn) 總體設(shè)計(jì)框圖如下圖 1 所示 1KHZ 圖 1 總體設(shè)計(jì)框圖 控制電路 正弦波 方波 三角波 信號(hào)產(chǎn) 生模塊 波形組 合選擇 模塊 幅度控 制 電位 器頻率控制 模塊 計(jì)數(shù) 器模塊 濾波 電路 FPGA 輸出電路 100HZ 1KHZ 方案論證方案論證 方案一 采用 DDS 直接數(shù)字頻率合成器 來設(shè)計(jì) 設(shè)計(jì)總體框圖如圖 2 所示 在設(shè)計(jì)界里 眾所周知 DDS 器件采用高速數(shù)字電路和高速 D A 轉(zhuǎn)換技術(shù) 具有頻率轉(zhuǎn)換時(shí)間短 頻 率分辨率高 頻率穩(wěn)定度高 輸出信號(hào)頻率和相位可快速程控切換等優(yōu)點(diǎn) 所以 我們 可以利用 DDS 具有很好的相位控制和幅度控制功能 另外其數(shù)據(jù)采樣功能也是極具精確 和完善的 它可以產(chǎn)生較為精確的任何有規(guī)則波形信號(hào) 可以實(shí)現(xiàn)對(duì)信號(hào)進(jìn)行全數(shù)字式 調(diào)制 用 FPGA 和 DDS 實(shí)現(xiàn)信號(hào)調(diào)制 既克服了傳統(tǒng)的方法實(shí)現(xiàn)帶來的缺點(diǎn) 若采用它來 編程設(shè)計(jì) 必定會(huì)事半功倍 且使設(shè)計(jì)趨于理想狀態(tài) 但鑒于 DDS 的占用 RAM 空間較大 我們?cè)O(shè)計(jì)是采用 FPGA10K10 器件 總共只有一萬門的邏輯門數(shù)量 而整個(gè) DDS 設(shè)計(jì)下來 大概最少會(huì)占用 3 4 萬門的數(shù)量 所以在性價(jià)比方面不合理 這樣也使得我們的設(shè)計(jì)會(huì) 有些不切實(shí)際 頻率控制字 信號(hào)輸出 時(shí)鐘 圖 2 DDS 與 FPGA 總體設(shè)計(jì)圖 方案二 采用震蕩器頻率合成方案 具體方案如下 首先通過頻率合成技術(shù)產(chǎn)生所需要頻率 的方波 通過積分電路就可以得到同頻率的三角波 再經(jīng)過濾波器就可以得到正弦 波 其優(yōu)點(diǎn)是工作頻率可望做得很高 也可以達(dá)到很高的頻率分辨率 缺點(diǎn)是使用 的濾波器要求通帶可變 實(shí)現(xiàn)很難 高低頻率比不可能做得很高 相位累加 器 ROM D A 變換 低通 濾波 方案三方案三 采用 VHDL 語(yǔ)言來編程 然后下載文件到 FPGA 來實(shí)現(xiàn) VHDL 語(yǔ)言是電子設(shè)計(jì)領(lǐng)域的 主流硬件描述語(yǔ)言 具有很強(qiáng)的電路描述和建模能力 能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模 和描述 從而大大降低了硬件設(shè)計(jì)任務(wù) 提高了設(shè)計(jì)效率和可靠性 要比模擬電路快得多 該方案是利用 FPGA 具有的靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性 使得硬件的功能可 以像軟件一樣通過編程來修改 極大地提高了電子系統(tǒng)設(shè)計(jì)的靈活性和通用性 而且大 大縮短了系統(tǒng)的開發(fā)周期 方案確定方案確定 由上述三個(gè)方案對(duì)比 采用第三種方案 通過 FPGA 軟件掃描方式將波形數(shù)據(jù)讀出傳輸給 DAC0832 產(chǎn)生波形輸出 這種方法在 軟 硬件電路設(shè)計(jì)上都簡(jiǎn)單 且與我們的設(shè)計(jì)思路緊密結(jié)合 由于幅度控制部分在設(shè)計(jì)需要用到數(shù)字電子 這樣有要經(jīng)過 D A 轉(zhuǎn)換器再輸出 必 將占用大量資源 造成不必要的開銷 鑒于有設(shè)計(jì)經(jīng)驗(yàn)的同學(xué)和老師的建議 采用一個(gè) 電位器代替 雖然精確度不夠 但是也彌補(bǔ)了性價(jià)比方面的不足 波形組合如果采用分開式模塊實(shí)現(xiàn) 也必將導(dǎo)致占用大量的資源 而模塊設(shè)計(jì) 復(fù)雜度提高 只要采用重復(fù)調(diào)用一個(gè)模塊的設(shè)計(jì)方法 既可以降低資源的占用率 也使 得設(shè)計(jì)更加靈活且有針對(duì)性 此信號(hào)發(fā)生器的特點(diǎn)及功能集成度高 因采取整體模塊式 設(shè)計(jì) 在此也考慮到實(shí)際應(yīng)用中 萬一 FPGA 的邏輯門數(shù)量不夠 特準(zhǔn)備了一套備用方 案 備用方案 將波形數(shù)據(jù)存放在 6116RAM 中 6116 的存儲(chǔ)容量大 且可重復(fù)使 用 雖用單片機(jī)在速度方面遠(yuǎn)不及 FPGA 但是這樣是在出現(xiàn)上述狀況后的最佳補(bǔ)償方 式 綜合測(cè)試結(jié)果綜合測(cè)試結(jié)果 1 基波的輸出波形如圖 17 所示 1 方波 2 正弦波 3 三角波 圖 17 基波輸出波形圖 2 諧波與基波疊加的輸出波形 1 正弦與其三次諧波的疊加 如圖 18 與圖 19 所示 3sin 3 1 sin 4 2 tt A tf f1 t 4A O t f2 t A O t 圖 18 圖 19 2 我們觀察到圖 20D 的波形 它也混有二次諧波 但這二次諧波帶有一定的相 移 圖 20C 同樣地 當(dāng)觀察到圖 21B 的波形 我們就知道它除了基波以外混有三次 諧波 見圖 21A 圖 21D 的波形也混有三次諧波 并帶有一定相移 圖 21C A B C D 圖 20 基波與二次諧波疊加 A B C D 圖 21 基波與三次諧波的疊加圖 3 綜合調(diào)試數(shù)據(jù) 1 輸出波形頻率范圍測(cè)試測(cè)試數(shù)據(jù)如下表 1 所示 單位 HZ 輸出頻率 預(yù)置頻率 正弦波方波三角波 負(fù)載電阻 歐姆 100100 03100 03100 03100 500500 06500 06500 06100 800800 5800 5800 5100 1K1 000 21 000 21 000 2100 表 1 2 輸出波形幅度范圍測(cè)試 在頻率為 100HZ 1KHZ 測(cè)得的輸出幅度數(shù)據(jù)范圍可以達(dá)到 0 5V 的要求 總總 結(jié)結(jié) 通過此次設(shè)計(jì) 讓我深深的感覺到自己所學(xué)知識(shí)真是非常的淺薄 面對(duì)電子技術(shù)日 新月異的發(fā)展 利用 EDA 手段進(jìn)行設(shè)計(jì)已成為不可阻擋的趨勢(shì) 相對(duì)于傳統(tǒng)至底向上的 設(shè)計(jì)方式 自上而下的設(shè)計(jì)具有其顯著的優(yōu)越性 利用 EDA 設(shè)計(jì)軟件輔助設(shè)計(jì) 方便快 捷 減少了錯(cuò)誤率的產(chǎn)生 縮短了產(chǎn)品的設(shè)計(jì)及上市周期 既減輕了設(shè)計(jì)工作量又滿足 了商業(yè)利益的需求 在設(shè)計(jì)過程當(dāng)中 遇到了軟件操作不熟練 程序編寫不規(guī)范等諸多問題 通過對(duì)問 題的總結(jié)分析得出 應(yīng)用軟件的主要功能必須熟練操作 才能提高工作效率 需要規(guī)范操 作的地方必須嚴(yán)格按照使用說明操作 避免由于軟件使用不當(dāng)造成的錯(cuò)誤產(chǎn)生 程序的 編寫格式必須規(guī)范 模塊 端口以及信號(hào)變量的命名應(yīng)當(dāng)反映實(shí)際意義 縮進(jìn)格式工整 明了 方便閱讀理解 這樣有利于程序的編寫 有利于分析調(diào)試 也有利于程序的重復(fù) 使用 此次課題的設(shè)計(jì)已告一段落 在這次畢業(yè)設(shè)計(jì)過程中需要用一些不曾學(xué)過的東西時(shí) 就 要去有針對(duì)性地查找資料 然后加以吸收利用 以提高自己的應(yīng)用能力 而且還能增長(zhǎng) 自己見識(shí) 補(bǔ)充最新的專業(yè)知識(shí) 學(xué)會(huì)了一些編程方面的常用算法 作為一名電子專業(yè) 的畢業(yè)生 我將會(huì)繼續(xù)在新技術(shù)的道路上不斷鉆研 開拓進(jìn)取 相信通過此次設(shè)計(jì)的鍛 煉 我對(duì)專業(yè)知識(shí)和技能的掌握將更加牢靠 在今后的工作和學(xué)習(xí)中 必將使我受益匪 淺 取得應(yīng)有的優(yōu)勢(shì) 參考文獻(xiàn) 參考文獻(xiàn) 1 潘松 黃繼業(yè) EDA 技術(shù)實(shí)用教程 第二版 北京科學(xué)出版社 2005 2 2 億特科技 CPLD FPGA 應(yīng)用系統(tǒng)設(shè)計(jì)與產(chǎn)品開發(fā) 人民郵電出版社 2005 7 3 李輝 PLD