計(jì)算機(jī)電路基礎(chǔ)（第2版）門(mén)電路和組合邏輯電路

計(jì)算機(jī)電路基礎(chǔ) 門(mén)電路和組合邏輯電路 教學(xué)提示 ： 數(shù)字電路是處理數(shù)字信號(hào)的電路 ， 研究的是輸入信號(hào)狀態(tài)和輸出信號(hào)狀態(tài)之間的邏輯關(guān)系 。 數(shù)字信號(hào)只有 0和 1兩個(gè)狀態(tài) 。 數(shù)字電路采用 “ 邏輯代數(shù) ” 這一數(shù)學(xué)工具來(lái)分析和描述 ， 完全區(qū)別于模擬電路的分析 、 設(shè)計(jì)方法 。 教學(xué)目標(biāo)： (1) 掌握與門(mén) 、 或門(mén) 、 非門(mén) 、 與非門(mén) 、 或非門(mén)的邏輯功能； (2) 了解 (3) 掌握邏輯函數(shù)的表示方法 ， 能用邏輯代數(shù)的運(yùn)算規(guī)則簡(jiǎn) 化函數(shù)表達(dá)式； (4) 理解加法器 、 編碼器 、 譯碼器 、 比較器和數(shù)據(jù)選擇器等組合邏輯電路的工作原理； (5) 能夠分析和設(shè)計(jì)簡(jiǎn)單的組合邏輯電路 。 第 9章 門(mén)電路和組合邏輯電路 基本邏輯運(yùn)算 集成邏輯門(mén)電路 邏輯函數(shù) 組合邏輯電路 模擬電路 前幾章中討論了隨時(shí)間連續(xù)變化的模擬信號(hào)在電路中被放大的工作原理 ，放大電路中起核心放大作用的晶體管都是在線(xiàn)性狀態(tài)下工作 ， 這樣的電路通常稱(chēng)為模擬電路 。 數(shù)字電路 數(shù)字電路是一種開(kāi)關(guān)電路 ， 數(shù)字電路中的晶體管一般都是工作在通 、 斷兩種狀態(tài) 。 數(shù)字電路有如下 特點(diǎn) 。 (1) 在時(shí)間和數(shù)值上是不連續(xù) 的 ，在電路上是低電平和高電平 ， 這兩種狀態(tài)用 “ 0”和 “ 1”表示 。 (2) 數(shù)字電路中關(guān)心的是 :輸入信號(hào)狀態(tài) (0或 1)與輸出信 號(hào)狀態(tài) (0或 1)之間的邏輯關(guān)系 。 一個(gè)數(shù)字電路所具有的邏輯關(guān)系稱(chēng)為該數(shù)字電路的 邏輯功能 ， 可用邏輯函數(shù)表示 。 (3) 輯代數(shù) 。 (4) 推理和邏判斷 ,還可具備一定的 “ 邏輯思維 ” 的能力 。 基本邏輯運(yùn)算 關(guān)于邏輯代數(shù) 邏輯代數(shù)又稱(chēng)為布爾代數(shù)或開(kāi)關(guān)代數(shù) 。 邏輯代數(shù)所表示的不是數(shù)量上的大小關(guān)系 ，而是一種邏輯上的關(guān)系 。 它僅有 0和 1兩個(gè)取值 ， 無(wú)數(shù)值的意義 . 0和 1是表示矛盾的數(shù)學(xué)描述 ， 稱(chēng)為邏輯量 。 如 :高電平表示為 1， 低電平表示為 0； 有表示為 1， 無(wú)表示為 0； 成立表示為 1， 不成立表示為 0等等 。 是把矛盾概念數(shù)學(xué)化 . 邏輯代數(shù)用字母表示變量 ， 變量的取值僅有 0和 1,稱(chēng)為邏輯變量 . 邏輯代數(shù)的運(yùn)算只有三個(gè)基本的邏輯運(yùn)算：與運(yùn)算 、 或運(yùn)算和非運(yùn)算 。 數(shù)字電路中實(shí)現(xiàn)基本運(yùn)算的邏輯電路就是邏輯門(mén)電路 與邏輯運(yùn)算 .1(a)電路連接 。 只有在 同時(shí)閉合下 ， 燈泡 反之 ,任何一個(gè)開(kāi)關(guān) A(或 B)的閉合 ， 燈泡 開(kāi)關(guān) 與燈泡 與 ” 關(guān)系 。 用邏輯代數(shù)的表示式可寫(xiě)成： Y = AB (或 Y = (9把開(kāi)關(guān)的狀態(tài)視為自變量 ， 燈的狀態(tài) (亮或滅 )視為因變量 ， 它們之間存在有四種因果的邏輯關(guān)系 ， 如圖 9.1(b)中表所示 。 表中可看出 :當(dāng)決定一件事情的所有條件全部具備時(shí) ， 該事件才發(fā)生；否則 ， 該事件不會(huì)發(fā)生 。 這樣的因果關(guān)系稱(chēng)為與邏輯關(guān)系 ， 與邏輯運(yùn)算又稱(chēng)為邏輯乘運(yùn)算 。 圖 實(shí)現(xiàn)與邏輯關(guān)系運(yùn)算的電路稱(chēng)為與門(mén)電路 ， 其電路符號(hào)如圖 9.1(c)所示 。 圖中 A、可多于兩個(gè)的輸入信號(hào) )； 輸出信號(hào)只能有一個(gè) 。 與門(mén)電路可用簡(jiǎn)單的二極管電路來(lái)實(shí)現(xiàn) ， 如圖 設(shè) :輸入信號(hào) 為 1時(shí)的電平為 3V， 為 0時(shí)為零電平 (硅管為 鍺管為 從電路中可看出 : 不管 是 1還是 0， 2導(dǎo)通 。 只在 均為 1時(shí) ， 才有 (為高電平 )。 否則 ， 若有一個(gè)二極管為 0(低電平 )， 圖 或邏輯運(yùn)算 圖 9.3(a)所示連接 。 在 中至少有一個(gè)閉合的情況下 ， 燈泡 對(duì)燈泡 開(kāi)關(guān) 與燈泡 或 ” 的關(guān)系 。 用邏輯代數(shù)的表示式可寫(xiě)成 Y = A + B (9式中的 “ +”表示 “ 或 ” 運(yùn)算 . 把開(kāi)關(guān)的狀態(tài)視為自變量 ， 燈的狀態(tài) (亮或滅 )視為因變量 ， 它們之間存在有四種因果的邏輯關(guān)系如圖 9.3(b)表所示 。 或邏輯運(yùn)算表明：在決定一事件的各個(gè)條件中 ， 只要具備一個(gè)或一個(gè)以上的條件 ，該事件就會(huì)發(fā)生 。 或邏輯運(yùn)算又稱(chēng)為邏輯加運(yùn)算 。 圖 9.3(c)所示是或邏輯運(yùn)算的或門(mén)符號(hào) 。 圖 實(shí)現(xiàn)或邏輯關(guān)系運(yùn)算的電路稱(chēng)為或門(mén)電路 . 或門(mén)電路可用簡(jiǎn)單的二極管電路來(lái)實(shí)現(xiàn)，如圖 當(dāng) 時(shí) (如高電平 3V)， 則 端高，二極管 。 此時(shí)，二極管 當(dāng)輸入信號(hào) 均為 1時(shí)，輸出端 。 當(dāng)輸入信號(hào) 均為 0時(shí)，輸出端 ( 圖 非邏輯運(yùn)算 圖 9.5(a) 開(kāi)關(guān) 燈泡 開(kāi)關(guān) 燈泡 的關(guān)系稱(chēng)為邏輯 “ 非 ” 的關(guān)系 。 用邏輯式可寫(xiě)成 (9式中的上 “ -”表示 “ 非 “ 運(yùn)算 ， 式 (9成 非 。 也可讀成 非邏輯關(guān)系如圖 9.5(b)中表所示 。 圖 9.5(c)所示是非邏輯運(yùn)算的非門(mén)符號(hào) 。 實(shí)現(xiàn)非邏輯關(guān)系運(yùn)算的電路稱(chēng)為非門(mén)電路， 非門(mén)電路可用簡(jiǎn)單的三極管電路來(lái)實(shí)現(xiàn) ， 如圖 非門(mén)電路只有一個(gè)輸入端 A。 當(dāng) 時(shí) (高電平 3V)， (輸出電壓 ； 當(dāng) 時(shí) (零電平 )， 三極管 (輸出電壓接近 信號(hào)的高 、 低電平表示 “ 1”和 “ 0”。 “ 1”是 “ 0”的反面 ， “ 0”也是 “ 1”的反面 。 用邏輯關(guān)系可表示為 (9 所以非門(mén)電路亦稱(chēng)為反相器 。 1001圖 集成邏輯門(mén)電路 邏輯門(mén)電路包括與門(mén) 、 或門(mén) 、 非門(mén)以及由它們組合成的與非 、 或非等門(mén)電路 。 常用的門(mén)電路有兩種類(lèi)型： 晶體管 簡(jiǎn)稱(chēng) 電路如圖 9.8(a) , 圖 9.7(b)是與非門(mén)電路符號(hào) 。 由多射極晶體管 1組成 2、 4構(gòu)成推拉式輸出級(jí) 。 圖 (1)當(dāng) A、 B、 0態(tài) )時(shí) ， 接 0態(tài)的發(fā) 射結(jié)正向偏置并導(dǎo)通 ， 此時(shí) V， 于截止?fàn)顟B(tài) 。 使得 4 導(dǎo) 通 ， 輸出端為高電平 ， 即 若 5V， 則 (2)當(dāng) A、 B、 態(tài)時(shí) ， 1的集電結(jié) 、 結(jié) 正向偏置并導(dǎo)通 。 三個(gè)結(jié)電壓降均為 在 集電極電平為 。 此時(shí) 1V 該電壓不足以同時(shí)驅(qū)動(dòng) 為 低電平 。 邏輯關(guān)系式為 : (9與非門(mén)的邏輯關(guān)系如由表 表 B C Y 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 (1) 電壓傳輸特性 是指：輸出電壓跟隨輸入電 壓變化的關(guān)系可用一條曲線(xiàn)定 量表示 ， 如右圖 電壓傳輸特性曲線(xiàn)共分四段 。 4趨向截止 ， 當(dāng) 輸出電平迅速下降到 這一段稱(chēng)為轉(zhuǎn)折區(qū) 。 輸出電平在 。 通常稱(chēng)與非門(mén)處于飽和狀態(tài) 。 稱(chēng)此段為飽和區(qū) (2)幾個(gè)主要特性參數(shù) 輸出高電平 輸出低電平 開(kāi)門(mén)電平和關(guān)門(mén)電平 在保證輸出為額定低電平 (條件下 ， 允許輸入高電平的最低 值稱(chēng)為開(kāi)門(mén)電平 一般認(rèn)為開(kāi)門(mén)電平 在保證輸出為額定高電平 (3V)的 90%條件下 ， 即 允許輸入低 電平的最高值稱(chēng) 為關(guān)門(mén)電平 一般認(rèn)為關(guān)門(mén)電平 閥值電壓 (門(mén)檻電壓 ) 閥值電壓 壓傳輸特性曲線(xiàn)的轉(zhuǎn)折區(qū)所對(duì)應(yīng)的輸入電壓 , 稱(chēng)為門(mén)檻電壓 . 轉(zhuǎn)折區(qū)輸入電壓是一個(gè)區(qū)域范圍 ， 常取 = 扇出系數(shù) 扇出系數(shù) 數(shù)目 。 一般地 8。 傳輸延遲時(shí)間 晶體管作為開(kāi)關(guān) ， 導(dǎo)通與截止間狀態(tài)的轉(zhuǎn)換都存在著延遲 、 存儲(chǔ) 、 上升和下降 。 使輸入信號(hào)電平發(fā)生變化到輸出信號(hào)電平變化之間存在一段延遲 (或滯后 )時(shí)間 ， 即存在導(dǎo)通延遲時(shí)間 如圖 傳輸延遲時(shí)間是用平均傳輸延遲時(shí)間表式 ,定義為 2 平均傳輸延遲時(shí)間的大小反映了 主要說(shuō)明了它的工作速度 (1) 集電極開(kāi)路的與非門(mén) ( 在數(shù)字系統(tǒng)中 ， 常要求將幾個(gè)與非門(mén) 的輸出并聯(lián)實(shí)現(xiàn)與的功能 ， 即實(shí)現(xiàn) “ 線(xiàn)與 ” 的 邏輯 。 上述的 當(dāng)一個(gè)門(mén)電 路輸出高電平而另一個(gè)門(mén)電路輸出低電平時(shí) ， 會(huì)產(chǎn)生一個(gè)很大的電流從截止門(mén)的 導(dǎo)通門(mén)的 這個(gè)電流不僅會(huì)使輸出電平 抬高 ， 邏輯混亂 ， 還會(huì)使導(dǎo)通門(mén)功耗過(guò)大而 損壞門(mén)電路 ， 如圖 圖 圖 a)中 ， 因輸出管 故稱(chēng)為集電極開(kāi)路與非門(mén) ， 簡(jiǎn)稱(chēng) b)所示 。 用兩個(gè) 可實(shí)現(xiàn) “ 線(xiàn)與 ” 的邏輯 。 如圖 該電路邏輯功能為 : 利用 圖 (2) 三態(tài) 普通門(mén)電路只有兩種狀態(tài)：邏輯 1和邏輯 0， 這兩種狀態(tài)都以低阻輸出 。 在普通門(mén)電路上增加控制端 圖 a)電路中： 當(dāng) 時(shí) ， 即是 5截止 。 由于 使得 4截止 。 此時(shí) ， 4都截止 ， 輸出端呈現(xiàn)高阻狀態(tài) 。 當(dāng) 時(shí) ， 電路實(shí)現(xiàn)正常的 與非門(mén)功能 ， 三態(tài)門(mén)的電路符號(hào)如圖 b)所示 。 圖 高阻狀態(tài)意味著輸出端相當(dāng)于懸空 。 可看成第三種狀態(tài) 高阻狀態(tài) ， 三態(tài) 以場(chǎng)效應(yīng)晶體管為基礎(chǔ)的集成電路 (1)1） 用增強(qiáng)型 1， 用增強(qiáng)型 2， 制作在同一硅晶片上 ， 并將兩管柵極相連接 ， 引出并作為輸入端 A；又把兩管漏極相連接 ， 引出并作為輸出端 Y。 這樣形成了兩管互補(bǔ)對(duì)稱(chēng)的連接結(jié)構(gòu) 。 2） 將驅(qū)動(dòng)管 負(fù)載管 源極接正電源 電路能正常工作時(shí) ， 2 的開(kāi)啟電壓 0， (典型值 =而電源電壓要取 +， 一般取 5V。 圖 3） 工作原理： 當(dāng) (低電平 0V)時(shí)： 驅(qū)動(dòng)管 0而截止 ， 其源 09的截 止電阻 。 0V5V=5V， 作為負(fù)載管的 輸出電壓 V， 高電平 ， 輸出端狀態(tài)為 1。 當(dāng) (高電平 +5V)時(shí)： 5 0并截止 。 因驅(qū)動(dòng)管 輸出端輸出 低電平 (約為 0V)， 故輸出端狀態(tài)為 0。 邏輯關(guān)系為 ) 圖 電路中由兩只串聯(lián)的增強(qiáng)型 1 和 兩只并聯(lián)的增強(qiáng)型 3和 而負(fù)載管和驅(qū)動(dòng)管又相互串聯(lián) 。 當(dāng) 為高電平時(shí) ， 導(dǎo)通 ， 電壓??； 同時(shí) ， 并 處于截止?fàn)顟B(tài) ， 電源 之間 呈現(xiàn)大電阻 ， 電源 都降落在 4管上 。 輸出端 狀態(tài)為 0(低電平 )。 圖 當(dāng) 的電阻就非常大 。 此時(shí) ， 與之相 連接的負(fù)載管導(dǎo)通 。 并聯(lián)的負(fù)載 管若有一只導(dǎo)通 ， 電源 之 間電壓小 。 所以 ， 降落在 為 1(高電平 )。 由上得 圖 (3) 圖 電路中由兩只并聯(lián)的增強(qiáng)型 1 和 兩只串聯(lián)的增強(qiáng)型 3 和 而負(fù)載管和驅(qū)動(dòng) 管又相串聯(lián) 。 當(dāng) 有一個(gè)高電平時(shí) ， 相應(yīng)連接的負(fù)載管截止 ， 呈現(xiàn) 出大電阻 。 此時(shí) ， 與高電平相連的 驅(qū)動(dòng)管導(dǎo)通 。 兩只并聯(lián)的驅(qū)動(dòng)管 如有一個(gè)導(dǎo)通 ， 輸出端與地之間 的電阻就非常小 ， 圖 當(dāng) 全為低電平時(shí) ， 驅(qū)動(dòng)管 輸出端與地之間的電阻很大；而此時(shí) ， 并聯(lián)的負(fù)載管 都處于導(dǎo)通狀態(tài) ， 電源 之間呈現(xiàn)出小電阻 ， 電源 所以 ，輸出端 (高電平 )。 由上得出 (4)1). 下頁(yè) 作為傳輸門(mén)輸入 (輸出 )端 。 作為傳輸門(mén)輸出 (輸入 )端 。 兩個(gè)柵極分別受 一對(duì)控制信號(hào) 2) 設(shè)控制信號(hào) 低電平為 0V， 且電路中電源電壓滿(mǎn)足 +。 當(dāng)控制信號(hào) C=0 輸入和輸出間 呈現(xiàn)高阻抗 (大于 109)， 傳輸門(mén)截止 。 當(dāng)控制信號(hào) C= 若 并截止 ， 若 V， 0并截止 。 若 ， 因此 ， 0間時(shí) ， 總有一個(gè)管子導(dǎo)通 ， 使輸出和輸入之間呈現(xiàn) 低阻抗(小于 103)， 這時(shí)候傳輸門(mén)導(dǎo)通 。 邏 輯 函 數(shù) 數(shù)字邏輯電路中輸入輸出間各自具有一定邏輯關(guān)系，需用邏輯代數(shù)來(lái)描述。邏輯代數(shù)是用來(lái)分析和設(shè)計(jì)邏輯電路的數(shù)學(xué)工具。 邏輯代數(shù) 邏輯量?jī)H有 0和 1，是兩個(gè)邏輯狀態(tài)。 邏輯變量用字母表示，僅有 0和 1取值。 邏輯代數(shù)只有三個(gè)基本運(yùn)算：與運(yùn)算、或運(yùn)算和非運(yùn)算。 必須按照邏輯規(guī)則 最基本的邏輯關(guān)系只有與、或、非三種。因此在邏輯代數(shù)中基本的邏輯運(yùn)算也只有三種：與運(yùn)算 (簡(jiǎn)稱(chēng)乘法運(yùn)算 )、或運(yùn)算 (簡(jiǎn)稱(chēng)加法運(yùn)算 )、非運(yùn)算 (簡(jiǎn)稱(chēng)求反運(yùn)算 )。根據(jù)這三種運(yùn)算可以推導(dǎo)出邏輯運(yùn)算的有關(guān)定律。 2. 三項(xiàng)基本法則 (1) 代入規(guī)則 在任一邏輯等式中，如果等式兩邊所有出現(xiàn)某一變量的 地方，都代 之以一個(gè)邏輯數(shù)，則等式仍然成立，該規(guī) 則稱(chēng)為代入規(guī)則。 (2) 反演規(guī)則 已知一邏輯函數(shù) Y，如果將 ”換成“ +”，所 有的“ +” 換成“ ”，把所有“ 0”換成“ 1”，把所有的“ 1” 成“ 0”，把原變量換成反變量，把反變量換成原變量， 就可得到原邏輯函數(shù) 反演規(guī)則。 則1)()(0 (3)對(duì)偶規(guī)則 若將邏輯函數(shù)表達(dá)式 有的“ +”換成“ ”，所有的 “ ”換成“ +”，把所有“ 0”換成“ 1”，把所有的“ 1” 換成 “ 0”，而保持變量不變，則可得到一個(gè)新的邏輯函數(shù)表達(dá)式 Y。 Y稱(chēng)為 邏輯函數(shù)表示法 值表 邏輯函數(shù)表示 ,常用的有真值表、邏輯表達(dá)式、卡諾圖和邏輯圖等。這四種方法有各自的列、寫(xiě)、繪制特點(diǎn)，并且能進(jìn)行相互轉(zhuǎn)換。 描述邏輯函數(shù)中各個(gè)變量取值組合與之對(duì)應(yīng)函數(shù)值的關(guān)系表格稱(chēng)為真值表。 邏輯真值表以數(shù)字表格的方式表示，輸入和輸出之間邏輯關(guān)系直觀、明了。在數(shù)字電路設(shè)計(jì)中，首先就是要列出真值表。 )()( 則 A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 在寫(xiě)邏輯函數(shù)的真值表時(shí) ,首先列出各變量的值 ,然后分別代入邏輯函數(shù)的表示式進(jìn)行運(yùn)算 ,求出相應(yīng)的邏輯函數(shù)值 。 為了不使輸入變量的取值產(chǎn)生遺漏和重復(fù) ， 變量的取值一般按照其二進(jìn)制數(shù)遞增的順序排列 。 邏輯函數(shù) Y=C+的真值表 。 【 例題 從三個(gè)地點(diǎn)各自獨(dú)立控制一盞路燈 ， 試列出邏輯真值表 。 【 解 】 用 A、 B、 取值為 0時(shí) ， 代表開(kāi)關(guān)斷開(kāi)；取值為 1， 代表開(kāi)關(guān)閉合 。 用 Y=0時(shí)燈滅； Y=1時(shí)燈亮 。 以此列出其邏輯真值表 ， 如表 A B C Y 說(shuō) 明 0 0 0 0 燈滅 0 0 1 1 有 一 個(gè) 開(kāi) 關(guān) 閉 合 ， 燈 亮 0 1 0 1 有 一 個(gè) 開(kāi) 關(guān) 閉 合 ， 燈 亮 0 1 1 0 燈滅 1 0 0 1 有 一 個(gè) 開(kāi) 關(guān) 閉 合 ， 燈 亮 1 0 1 0 燈滅 1 1 0 0 燈滅 1 1 1 1 開(kāi) 關(guān) 全 閉 合 ， 燈 亮 邏輯函數(shù)表示法 函數(shù)表達(dá)式 1. 函數(shù)表達(dá)式 是用與、或、非等運(yùn)算表示邏輯函數(shù)中各個(gè)變量間邏輯關(guān)系的表示。 例題 燈亮”的四組組合，即函數(shù)值 的組合為 001， 010， 100， 111。用變量表示分別為 C， B， A， 變量值為 1的用原變量表示 , 變量值為 0的用其反變量表示，然后將函數(shù)值為 1的每一個(gè)組合的乘積項(xiàng)相加，即可得到邏輯函數(shù)表達(dá)式。如 這樣就得到的函數(shù)表達(dá)式 ， 亦稱(chēng)為標(biāo)準(zhǔn)與或式 。 在表達(dá)式中每一個(gè)乘積項(xiàng)都 具有標(biāo)準(zhǔn)的乘積項(xiàng) ， 為最小項(xiàng) 。 (1) 定義 最小項(xiàng)是一種與項(xiàng)，是組成邏輯函數(shù)表達(dá)式的基本單元。 每一個(gè)變量以原變量或者反變量的形式在與項(xiàng)中作為一個(gè)因子出現(xiàn)一 次，而且僅出現(xiàn)一次。 A B (2) 最小項(xiàng)特點(diǎn) 使每一個(gè)最小項(xiàng)等于 1的自變量取值是惟一的，如 的取值僅有 100； 兩個(gè)不同的最小項(xiàng)之積為 0； 全體最小項(xiàng)邏輯和恒為 1。 (3) 最小項(xiàng)編號(hào) 最小項(xiàng)各變量取值后二進(jìn)制數(shù)所對(duì)應(yīng)的十進(jìn)制數(shù)作為最小項(xiàng)編號(hào)。 如例題 Y = C+B+A+中 : 01，對(duì)應(yīng)的十進(jìn)制數(shù)是“ 1”， 最小項(xiàng)的編號(hào)為 1，記為 00，對(duì)應(yīng)的十進(jìn)制數(shù)是“ 4”， 最小項(xiàng)的編號(hào)為 4，記為 同理， Y = Y = (1， 2， 4， 7)。 3. 邏輯函數(shù)的化簡(jiǎn) 在邏輯函數(shù)比較復(fù)雜的情況下，難以直接從變量中看出邏輯函數(shù)的結(jié)果，不直觀。 在直接從真值表中寫(xiě)出邏輯函數(shù)式并設(shè)計(jì)邏輯電路圖之前，一般先需對(duì)邏輯函數(shù)式進(jìn)行簡(jiǎn)化。邏輯函數(shù)的簡(jiǎn)化常用的有代數(shù)化簡(jiǎn)法和圖解化簡(jiǎn)法 (卡諾圖法 )。 邏輯代數(shù)化簡(jiǎn)法 (公式化簡(jiǎn)法 )， 是利用邏輯代數(shù)的公式、定理、法則進(jìn)行運(yùn)算和變換，以達(dá)到簡(jiǎn)化的目的。公式化簡(jiǎn)法常用如下一些方法。 邏輯函數(shù)表示法 邏輯電路圖 依據(jù)表達(dá)式或真值表的邏輯關(guān)系，用基本的邏輯門(mén)單元電路及組合邏輯門(mén)電路的邏輯符號(hào)組成的數(shù)字電路圖稱(chēng)為邏輯電路圖，簡(jiǎn)稱(chēng)邏輯圖。 畫(huà)出邏輯電路圖邏輯時(shí) ,表達(dá)式中邏輯乘用與門(mén)實(shí)現(xiàn)，求反用非門(mén)實(shí)現(xiàn)，邏輯加用或門(mén)實(shí)現(xiàn)。 【 例 試畫(huà)出 Y = 的邏輯電路圖。 【 解 】 變量 、 、 都是 與邏輯運(yùn)算，可選擇三個(gè)有兩 個(gè)輸入端的與門(mén)，乘積項(xiàng) 選擇一個(gè)三 輸入端的或門(mén)來(lái)實(shí)現(xiàn)。 如右圖 組合邏輯電路 邏輯電路可以分成兩大類(lèi)型 :組合邏輯電路和時(shí)序邏輯電路。 組合邏輯電路的分析 數(shù)字電路中 ， 某時(shí)刻的輸出如果僅取決于該時(shí)刻輸入信號(hào)的組合 ， 而與電路原狀態(tài)無(wú)關(guān)的邏輯電路稱(chēng)為組合邏輯電路 。 只有一個(gè)輸出量的組合邏輯電路 ， 稱(chēng)為單輸出組合邏輯電路 。 如果有多個(gè)輸出量 ， 稱(chēng)為多輸出組合邏輯電路 。 對(duì)給定的邏輯電路 ， 求出輸出和輸入之間的邏輯關(guān)系或驗(yàn)證其邏輯功能的過(guò)程 合邏輯電路的分析 。 分析結(jié)果表示 : 以邏輯函數(shù)表達(dá)式或真值表形式表示 。 (1). 寫(xiě)出邏輯表達(dá)式 。 根據(jù)組合邏輯電路圖的連接方式和邏輯門(mén)的功能 ， 由輸入到輸出逐級(jí)進(jìn)行推導(dǎo) ， 寫(xiě)出邏輯函數(shù)表達(dá)式 。 (2). 對(duì)邏輯函數(shù)表達(dá)式化簡(jiǎn) 。 在需要時(shí) ， 運(yùn)用邏輯代數(shù)有關(guān)的定律和規(guī)則對(duì)所推導(dǎo)出 的邏輯函數(shù)表達(dá)式進(jìn)行簡(jiǎn)化 。 (3). 列真值表 。 在需要時(shí) ， 將輸入信號(hào)各種可能的狀態(tài) ， 代入邏輯函數(shù) 表達(dá)式進(jìn)行計(jì)算 ， 列出真值表 。 (4). 分析邏輯功能 。 分析真值表 ， 確定組合邏輯電路的具體邏輯功能 。 加法器 1) 不考慮進(jìn)位的加法 ， 稱(chēng)為半加 。 能完成半加運(yùn)算功能的電路稱(chēng)為半加器 。 半加器只求本位的和 ， 不管低位送來(lái)的進(jìn)位 。 2) 半加器有兩個(gè)加數(shù)輸入端 A、 B， 有一個(gè)半加和的輸 出端 。 3) 當(dāng)兩個(gè)加數(shù)不同時(shí)為 0或 1時(shí) ， 半加和的輸出為 1；當(dāng)兩個(gè)加數(shù)同時(shí)為 1時(shí) ，進(jìn)位端為 1。 邏輯表達(dá)式為 : 4)真值表見(jiàn)右表 5) A B Y C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 2. 全加器 1) 考慮到來(lái)自低位進(jìn)位的加法稱(chēng)之為全加，能完成全加運(yùn)算功能的電路稱(chēng)為全加器。全加器框圖如下圖 三個(gè)輸入端 :每一位全加器有 加數(shù) A、被加數(shù) B、和來(lái)自低位的進(jìn)位 個(gè)輸出端 :有全加和 0 2)出一位全加器的邏輯真值表 : A B S 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 3) 4)邏輯電路圖 : 全加器的邏輯電路圖 全加器電路符號(hào)如圖 若用兩個(gè)半加器及一個(gè)或門(mén)也 能組成全加器 ， 如圖 5) . 逐位進(jìn)位的四位二進(jìn)制加法器 : 四個(gè)全加器串聯(lián)組成 ; 運(yùn)算的進(jìn)位，是從低位向高位以串型方式逐位進(jìn)位 . 編碼器 * 用文字、符號(hào)或數(shù)碼表示特定對(duì)象的過(guò)程，叫做編碼。 * * 數(shù)字電路采用 0和進(jìn)行編碼 , 一位二進(jìn)制代碼有 0和 1兩種，可以表示兩個(gè)信號(hào)； 兩位二進(jìn)制代碼有 00、 01、 10、 11四種，表示四個(gè)信號(hào)。 表示 2 所以，當(dāng)有 可根據(jù) 2nN 關(guān)系式 , 確定要使用二進(jìn)制代碼的位數(shù) n。 * * * 用二進(jìn)制代碼表示特定信號(hào)的過(guò)程 ， 叫做二進(jìn)制編碼 。 能實(shí)現(xiàn)編碼操作的電路稱(chēng)為編碼器 。 用 個(gè)信號(hào)進(jìn)行編碼的電路稱(chēng)為二進(jìn)制編碼器 。 對(duì) 就有 編碼器應(yīng)有 因此 ， 編碼器是一種多輸入端和多輸出端的組合邏輯電路 。 【 例題 設(shè)計(jì)有 8個(gè)輸入信號(hào) (二進(jìn)制編碼器 。 【 解 】 (1) 二進(jìn)制編碼符合 2n=N=8， 則二進(jìn)制代碼位數(shù) n=3， 有三位輸出 ( 8個(gè)輸入端和 3個(gè)輸出端的編碼 為 8/3線(xiàn)編碼 。 (2) 一組 8個(gè)輸入信號(hào) ， 編碼器只能有一組編碼 . 用三位二進(jìn)制代碼表示 8個(gè)輸入信號(hào)編碼是隨意的 。 但 習(xí)慣上編碼的方式是按二進(jìn)制數(shù)的順序編碼 ， 并以輸 入輸出均為高電平有效 。 據(jù)此列出編碼的真值表如表 輸 入 輸 出 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 1 0 1 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 1 1 1 (3)列邏輯表示式 :將每個(gè)輸出函數(shù)值為 1的輸入變量加起來(lái) ， 得到三個(gè)輸出端的函數(shù)關(guān)系為 1 = + + 2 = + + 4)畫(huà)出邏輯電路圖 。 選擇與非門(mén)設(shè)計(jì)電路 ， 需將上述與或表達(dá)式轉(zhuǎn)換成與非表達(dá)式 : 據(jù)與非表達(dá)式可畫(huà)出 8/3線(xiàn)編碼器的邏輯電路圖 圖 十編碼器 十進(jìn)制的十個(gè)數(shù)碼 0、 1、 2、 3、 4、 5、 6、 7、 8、 9分別編成二進(jìn)制代碼的電路 。 輸入一個(gè)十進(jìn)制的數(shù)碼時(shí) ， 輸出一組對(duì)應(yīng)的二進(jìn)制代碼 ， 這種二進(jìn)制代碼又稱(chēng)為二 十進(jìn)制碼 ， 簡(jiǎn)稱(chēng) 編碼的過(guò)程如下 。 (1) 確定二進(jìn)制代碼的位數(shù) 滿(mǎn)足 2nN， 取 n=4。 二進(jìn)制四位可對(duì)應(yīng)十進(jìn)制 015的數(shù)碼 ， 用前十個(gè)四位二進(jìn)制編碼 ， 這種編碼器通常稱(chēng)為 10/4線(xiàn)編碼器 。 (2) 列出編碼表 0 9十個(gè)輸入信號(hào)是相互排斥的 。 編碼表如下表 輸 入 輸 出 十 進(jìn) 制 ( 0 0 0 0 1 ( 0 0 0 1 2 ( 0 0 1 0 3 ( 0 0 1 1 4 ( 0 1 0 0 5 ( 0 1 0 1 6 ( 0 1 1 0 7 ( 0 1 1 1 8 ( 1 0 0 0 9 ( 1 0 0 1 表 4)畫(huà)出邏輯電路圖， 如右圖 3. 優(yōu)先編碼器 上述編碼，輸入信號(hào)相互排斥，每次只允許一個(gè)輸入端上有信號(hào)。但在實(shí)際中，常出現(xiàn)多個(gè)輸入端上同時(shí)有信號(hào)。要求編碼器能自動(dòng)識(shí)別這些輸入信號(hào)的優(yōu)先順序 (級(jí)別 )，對(duì)優(yōu)先級(jí)高的輸入信號(hào)先進(jìn)行編碼，這樣的編碼電路稱(chēng)為優(yōu)先編碼器。 優(yōu)先級(jí) :是由設(shè)計(jì)人員人為設(shè)定的 。 在 8421編碼中 ， 設(shè) 依次類(lèi)推 ， 采用高電平有效 ， 列出優(yōu)先編碼器的 8421編碼表 ， 如表 由于優(yōu)先級(jí)別高的排斥級(jí)別低的 ， 在編碼表中 ， 在輸入信號(hào) “ ”處 ， 均表示被排斥的 。 當(dāng) ， 無(wú)論其他輸入是 0還是 1， 輸出只對(duì) 輸出為 1001。依次類(lèi)推 。 輸 入 輸 出 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 1 0 1 0 0 0 1 0 1 1 0 0 0 1 0 1 1 1 0 1 1 0 0 0 1 1 0 0 1 譯碼器 能完成譯碼的電路稱(chēng)為譯碼器。 二進(jìn)制代碼翻譯成相應(yīng)的輸出信號(hào)的電路。 設(shè)計(jì) :把三位二進(jìn)制輸入信號(hào)翻譯成 8個(gè)輸出信號(hào)譯碼器， 過(guò)程如下。 (1)列出譯碼器的邏輯真值表，如表 輸 入 輸 出 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 1 1 0 0 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 表 (3) 畫(huà)出譯碼器的邏輯電路 輸出信號(hào)采用高電平有效 ， 譯碼器電路如下圖 2. 集成譯碼器 在集成電路的譯碼器中一般都增加了使能端和控制端，使譯碼的操作更加靈活方便。不同的電路，這些功能端有的是邏輯 0有效，有的是邏輯 1有效，使用時(shí)必須注意。 (1) 3/8線(xiàn)譯碼器 : 使 能 端 控 制 端 輸 入 輸 出 2S 3S 7Y 6Y 5Y 4Y 3Y 2Y 1Y 0Y 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 0 1 0 0 0 0 1 1 1 1 1 1 1 0 1 1 0 0 0 1 0 1 1 1 1 1 0 1 1 1 0 0 0 1 1 1 1 1 1 0 1 1 1 1 0 0 1 0 0 1 1 1 0 1 1 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 0 0 1 1 0 1 0 1 1 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 1 1 表 74 邏輯表達(dá)式為 : 表 4 從表中可看到 ， 對(duì)應(yīng)于每一組的二進(jìn)制輸入代碼 ， 四個(gè)輸出端中只有一個(gè)為 0， 其余全為 1。 顯示譯碼器 在數(shù)字系統(tǒng)中 ,把測(cè)量和數(shù)值運(yùn)算的結(jié)果用十進(jìn)制數(shù)碼顯示出來(lái)，需要用數(shù)字顯示譯碼器。它能把二進(jìn)制編碼譯成十進(jìn)制碼，并用顯示器件顯示出來(lái)。 常用的顯示器件有 :半導(dǎo)體數(shù)碼管、液晶數(shù)碼管和熒光數(shù)碼 管。 把多個(gè)發(fā)光二極管封裝在一起成為點(diǎn)陣 、 文字 、 符號(hào) 、 數(shù)碼等形式 。 發(fā)光二極管分段排列封裝成數(shù)碼形式即為數(shù)碼管 。 半導(dǎo)體數(shù)碼管亦稱(chēng) 數(shù)碼管分為七個(gè)段發(fā)光 ， 圖 中七段 (a、 b、 c、 d、 e、 f、 g)， 另一段是小數(shù)點(diǎn)位 。 選擇不同的字段發(fā)光 ， 可顯示出不同的字形 。 在數(shù)碼管內(nèi)部 ， 根據(jù)發(fā)光二極管的連接方式不同分為共陰極和共陽(yáng)極兩種類(lèi)型 ， 如圖 圖 (a)為共陰極接法 ， 圖 (b)為共陽(yáng)極接法 。 要使某段二極管發(fā)亮 ， 對(duì)共陰極接法的數(shù)碼管中相應(yīng)二極管的陽(yáng)極加高電平 ， 對(duì)共陽(yáng)