一種基于Verilog HDL的可重觸發(fā)單穩(wěn)態(tài)電路的實現(xiàn).doc

一種基于Verilog HDL的可重觸發(fā)單穩(wěn)態(tài)電路的實現(xiàn)摘 要：具體介紹了單穩(wěn)態(tài)電路的特點及實現(xiàn)原理，詳細闡述了用verilog hdl進行編寫設(shè)計的過程，同時在quartus ii 9.0中新建工程進行編譯仿真，給出功能仿真的波形，并將該工程下載到fpga硬件板上，得到的運行結(jié)果與功能仿真的結(jié)果相同，驗證了該設(shè)計的正確性。關(guān)鍵詞：單穩(wěn)態(tài) verilog hdl 仿真1 引言講到單穩(wěn)態(tài)電路，很容易想到54hc123，54hc6538和74ls123等單穩(wěn)態(tài)集成電路。這些集成電路的特點是簡單、方便，但也存在缺點：(1)專用單穩(wěn)態(tài)集成電路中的寬度定時元件r、c 是隨溫度、濕度等因素變化而變化的，在對其進行溫度補償時，調(diào)試過程相當(dāng)繁瑣，而且電路工作的可靠性也不高；(2)由于它不能在高密度的可編程邏輯器件中實現(xiàn)，如cpld，fpga等，因此在以大規(guī)模可編程邏輯器件為主的設(shè)計中會造成元器件數(shù)量增加，可靠性降低。為克服上述缺點，可以用邏輯電路來搭建純數(shù)字化的單穩(wěn)態(tài)電路。verilog hdl語言是目前應(yīng)用最為廣泛的硬件描述語言，用該語言進行設(shè)計最大的優(yōu)點是其與工藝性無關(guān)。這使得工程師在功能設(shè)計，邏輯驗證階段可以不必過多考慮門級及工藝實現(xiàn)的具體細節(jié)，只需根據(jù)系統(tǒng)設(shè)計的要求施加不同的約束條件，即可設(shè)計出實際電路。2 可重觸發(fā)單穩(wěn)態(tài)電路的特點單穩(wěn)態(tài)電路只有一個穩(wěn)定狀態(tài)，觸發(fā)翻轉(zhuǎn)后經(jīng)過一段時間會回到原來的穩(wěn)定狀態(tài)，一般作固定脈沖寬度整形。單穩(wěn)態(tài)電路的特點如下：(1)穩(wěn)態(tài)和暫穩(wěn)態(tài)兩個不同的工作狀態(tài)；(2)在外接觸發(fā)脈沖作用下，從穩(wěn)態(tài)翻轉(zhuǎn)到暫穩(wěn)態(tài)，在暫穩(wěn)態(tài)維持一段時間后再自動返回穩(wěn)態(tài)；(3)暫穩(wěn)態(tài)維持時間的長短取決于電路本身的參數(shù)，與觸發(fā)脈沖的寬度和幅度無關(guān)?？芍赜|發(fā)是單穩(wěn)態(tài)電路中較常用的一項功能，在工業(yè)控制中，如常用的看門狗電路，民用系統(tǒng)中，如住宅樓道公共照明系統(tǒng)等，都有很廣泛的應(yīng)用?？芍赜|發(fā)功能是指在單穩(wěn)態(tài)電路被觸發(fā)后，在回到穩(wěn)態(tài)之前仍可以繼續(xù)進行觸發(fā)，同時在此期間輸出端始終保持為暫穩(wěn)態(tài)不變，直到最后一次觸發(fā)t時間后，才回到穩(wěn)態(tài)。3 單穩(wěn)態(tài)電路設(shè)計的基本原理這里我們分兩種情況討論：一種是兩個觸發(fā)脈沖之間的間隔td大于計數(shù)器計數(shù)的時間tc；另一種是tdtc時，如圖1所示，對觸發(fā)脈沖進行檢測，當(dāng)檢測到上升沿時，輸出進入暫穩(wěn)態(tài)，同時啟動計數(shù)器，由于tdtc，所以計數(shù)器能夠伴隨系統(tǒng)時鐘自增到設(shè)定好的值n，此時立即反饋回一個信號將輸出置回穩(wěn)態(tài)，同時計數(shù)器清零，等待下一個觸發(fā)脈沖。tdtc時：這就是重觸發(fā)的情況，如圖2所示，同樣對觸發(fā)脈沖進行檢測，當(dāng)檢測到上升沿時，輸出進入暫穩(wěn)態(tài)，同時啟動計數(shù)器，由于tdtc，所以計數(shù)器在計數(shù)到達設(shè)定好的值n之前會再次遇到一個觸發(fā)脈沖，此時立即將計數(shù)器清零，同時保持暫穩(wěn)態(tài)不變。由以上兩種情況的討論，可以看出在具體實現(xiàn)時其實我們只要遵守這樣一個原則，即：檢測到觸發(fā)脈沖后，就將輸出置為暫穩(wěn)態(tài)，同時對計數(shù)器清零并重新開始計數(shù)，若計數(shù)器溢出則輸出置回穩(wěn)態(tài)，并將計數(shù)器清零。4 用verilog hdl實現(xiàn)的具體方法本設(shè)計中，采用的是自上而下（top-down）的設(shè)計方法。verilog hdl設(shè)計的程序是并發(fā)程序，所以在設(shè)計中要把順序執(zhí)行的思想轉(zhuǎn)變?yōu)椴l(fā)設(shè)計的思想，另外fpga的內(nèi)部邏輯采用的也是并發(fā)機制。接下來我們直接來看重觸發(fā)是如何實現(xiàn)的。本設(shè)計方法采用了兩個計數(shù)器使能標(biāo)志flag1和flag2，這兩個標(biāo)志用來對計數(shù)器和輸出進行控制，我們讓flag1=flag2，這樣就相當(dāng)于每次重觸發(fā)時重新啟動了一個不同的計數(shù)器使能標(biāo)志，從而實現(xiàn)可重觸發(fā)的功能。本次設(shè)計的思路用一個流程圖表示，如圖3所示。為了對圖3中使用到三路并行信號的必要性進行說明，我們把觸發(fā)脈沖tr分成了奇數(shù)個和偶數(shù)個兩種情況來討論。首先，初始化q1=0，q2=1，q3=1。之前提到過fpga內(nèi)部邏輯的并發(fā)機制，因此在圖3中以下進程是并發(fā)的：產(chǎn)生計數(shù)器使能標(biāo)志flag1=flag2的進程，產(chǎn)生q1波形的進程，產(chǎn)生q2波形的進程，產(chǎn)生q3波形的進程。當(dāng)tr脈沖個數(shù)為奇數(shù)個時，如圖4所示，在系統(tǒng)時鐘的上升沿去判斷flag1是否為1。若flag1為1，則q1置1，并啟動計數(shù)器計數(shù)。當(dāng)計數(shù)器滿時，q1變?yōu)?，下一個系統(tǒng)時鐘上升沿到來后，q1又會被置1，所以會出現(xiàn)如圖4中q1的波形，這時候我們再設(shè)置一個q3信號，這個信號只在以flag1為使能信號的計數(shù)器滿時回到穩(wěn)態(tài)，如圖4中的q3波形所示；若flag1為0，則對計數(shù)器清零，這時的flag2為1，因此以flag2為使能信號的計數(shù)器會啟動計數(shù)，q2已初始化為1，所以此時并沒有置q2為1的操作。同樣該計數(shù)器滿時，q2重新回到0。最后再把q1，q2和q3做與運算得到最終的輸出q=q1&q2&q3。當(dāng)tr脈沖個數(shù)為偶數(shù)個時，實現(xiàn)的方法與tr脈沖為奇數(shù)個的情況完全相同。只是在兩個使能標(biāo)志flag1，flag2以及q1和q2的時序上有些差別，從圖5中可以看出。最終的輸出也是q=q1&q2&q3。因此，我們在實際編寫代碼進行設(shè)計時并不需要將兩種情況分開寫，只要按照其中的一種情況進行編寫，那么它自然而然地也適用于另一種情況。5 功能仿真結(jié)果圖6中所示的情況是兩個觸發(fā)脈沖之間的間隔td大于計數(shù)器計數(shù)的時間tc，我們可以看到：輸出q在觸發(fā)脈沖到來時進行觸發(fā)，進入暫穩(wěn)態(tài)，在下一個觸發(fā)脈沖到達前，計數(shù)器已滿，因此q又會回到穩(wěn)態(tài)，等待下一個觸發(fā)脈沖。圖7中所示的情況是兩個觸發(fā)脈沖之間的間隔td小于計數(shù)器計數(shù)的時間tc，我們可以看到它與圖5所不同的是q被觸發(fā)以后，在下一個脈沖到達前，計數(shù)器未滿，因此q在遇到下一個脈沖時會進行重觸發(fā)。最后一個脈沖觸發(fā)以后，計數(shù)器可以一直計數(shù)到滿，因此q又會回到穩(wěn)態(tài)。6 在fpga芯片上運行結(jié)果這里我們選擇altera公司的fpga芯片ep2c8q208c8n，用quartus ii 9.0進行編譯和綜合，將最終生成的.sof文件下載到硬件板上運行的結(jié)果如圖8所示，該結(jié)果與功能仿真的結(jié)果相同，驗證了該設(shè)計的可行性。7 總結(jié)本設(shè)計中輸出的脈寬可以根據(jù)實際需要進行任意調(diào)整，可實現(xiàn)重觸發(fā)，另外本設(shè)計充分利用了verilog hdl高級語言的特點，采用行為描述的方式，使人較容易理解，在一些較復(fù)雜的設(shè)計中，可以將本設(shè)計作為一個模塊嵌入到自己的設(shè)計中。參考文獻：1 任孟陽,李景華.用vhdl語言實現(xiàn)的單穩(wěn)態(tài)電路j.2002中國控制與喪策學(xué)術(shù)年會論文集.2 liu guisheng,lin jiming,fan xiaoming.the designing and implementation of monostable pulse-expanding cir