《圖設計準則》PPT課件.ppt

1、第6章 版圖設計準則 Rule for performance,引言 設計規(guī)則(Topological Design Rule) 上華0.6um DPDM CMOS工藝拓撲設計規(guī)則 設計規(guī)則的運用 版圖設計準則(Rule for performance) 匹配 抗干擾 寄生的優(yōu)化 可靠性,典型的IC設計流程,LVS（Layout versus Schematic,概述,電路的設計及模擬驗證決定電路的組成及相關的參數(shù)，但仍不是實體的成品，集成電路的實際成品須經晶片廠的制作； 版圖設計師的工作是將所設計的電路轉換為圖形描述格式，即設計工藝過程需要的各種各樣的掩膜版，定義這些掩膜版幾何圖形的過程即L

2、ayout； 層次化、模塊化的布局方式可提高布局的效率,引言,芯片加工：從版圖到裸片,是一種多層平面“印刷”和疊加過程，但中間是否會帶來誤差,人工版圖設計的必要性,需要人工設計版圖的場合 1、數(shù)字電路版圖單元庫的建立 2、絕大部分的數(shù)?；旌想娐?3、其它自動布線不能滿足要求的設計 在Layout的過程中要受到幾個因素的限制： 1、設計規(guī)則（數(shù)字和模擬電路） 2、匹配問題（主要針對模擬電路） 3、噪聲考慮（主要針對模擬電路,設計規(guī)則,設計規(guī)則的目的是確定掩膜版的間距，它是提高器件密度和提高成品率的折衷產物。 設計規(guī)則決定最小的邏輯門，最小的互連線，因此可以決定影響延遲的寄生電阻，電容等。 設計規(guī)

3、則常表達為，是最小柵長的0.5倍,影響匹配的一些因素,晶體管的匹配問題,用大小一致的晶體管 把大晶體管分解為幾個大小相同的晶體管 所有要匹配的晶體管的電流方向要求一致 所有匹配的器件都要求有相同的邊界條件，如果不同，則要加虛假（dummy）器件 差分對要采用共質心設計,加入虛假器件使所有的器件都有相同的邊界條件,大晶體管的版圖,估算結寄生電容非常重要，當需要最小化結寄生電容時，可以用兩個晶體管共用一個結,共質心設計,對于匹配十分關鍵的差分對，一定要求做到共質心 共質心的意思構建兩個關于某一個中心點完全對稱版圖 這樣的好處在x和y方向的工藝變化被抵消掉了 電容可以用兩層多晶中間夾著一層二氧化硅來

4、實現(xiàn) 主要的誤差源是腐蝕過度和二氧化硅厚度變化。一般腐蝕過度是主要因素，可以通過增加面積來使誤差達到最小化。為了使匹配達到最好，我們將前面晶體管匹配引用到電容中,電容的匹配,電阻的匹配,多晶硅電阻：與電壓無關；有較高的溫度系數(shù)。 擴散區(qū)或離子注入區(qū)（結,阱，或基區(qū)）：電阻較高；阻值依賴于電阻兩端的電壓,噪聲考慮,為了最大限度減小來自于數(shù)字電路與襯底和模擬電路電源的耦合，需要采取一些特殊的措施 首先是數(shù)字電路和模擬電路必須用不同的電源線：理想的情況是數(shù)字電路和模擬電路的電源只能在片外相連，實際上往往做不到。最少要做到：如果一個壓焊點既給模擬電路供電又給數(shù)字電路供電，要從該壓焊點引出兩條線分別給模

5、擬電路和數(shù)字電路供電,電源線,掩蔽技術,掩蔽技術可以防護來自于或者去向襯底的電容耦合?？梢詼p小兩條金屬線之間的cross-talk,所設計的版圖,引言,加工后得到的實際芯片版圖例子,引言,引言,加工過程中的非理想因素 制版光刻的分辨率問題 多層版的套準問題 表面不平整問題 流水中的擴散和刻蝕問題 梯度效應,引言,解決辦法 廠家提供的設計規(guī)則(topological design rule)，確保完成設計功能和一定的芯片成品率，除個別情況外，設計者必須遵循 設計者的設計準則(rule for performance)，用以提高電路的某些性能，如匹配，抗干擾，速度等,設計規(guī)則,topologica

6、l design rule,基本定義(Definition,Width,Space,Space,Enclosure,Extension,Extension,Overlap,1.請記住這些名稱的定義 2.后面所介紹的 layout rules 必須熟記， 在畫layout 時須遵守這些規(guī)則,設計規(guī)則,寬度,間距,伸展,重疊,覆蓋,上華0.6um DPDM CMOS工藝拓撲設計規(guī)則,N-well,active,P+ implant,N+ implant,poly1,metal1,contact,via,metal2,poly2,版圖的層定義,High Resistor,設計規(guī)則Nwell,N阱層,

7、設計規(guī)則Nwell,設計規(guī)則active,有源層,設計規(guī)則poly1,可做MOS晶體管柵極、導線、poly-poly電容的下極板,多晶硅1,設計規(guī)則poly1,可做MOS晶體管柵極、導線、poly-poly電容的下極板,設計規(guī)則High Resistor,在Poly2上定義高阻區(qū),設計規(guī)則High Resistor,其上禁止布線 高阻層定義電阻長度 Poly2定義電阻寬度,設計規(guī)則poly2,可做多晶連線、多晶電阻和poly-poly電容的上極板,多晶硅2,設計規(guī)則poly2,可做多晶連線、多晶電阻和poly-poly電容的上極板,設計規(guī)則implant,注入層,設計規(guī)則implant,設計規(guī)

8、則contact,定義為金屬1與擴散區(qū)、多晶1、多晶2的所有連接,接觸孔,設計規(guī)則contact,設計規(guī)則metal1,金屬1,設計規(guī)則via,定義為兩層金屬之間的連接孔,通孔,設計規(guī)則metal2,可用于電源線、地線、總線、時鐘線及各種低阻連接,金屬2,設計規(guī)則power supply line,由于應力釋放原則，在大晶片上會存在與大寬度金屬總線相關的可靠性問題。表現(xiàn)在裂痕會沿著晶片的邊緣或轉角處蔓延,縫隙用于寬度任何大于20m，長度大于300m的金屬線。 縫隙與電流方向平行,電源線,設計規(guī)則高阻多晶電阻,R=R(L-Ld)/(W-Wd) R=996歐姆 Ld = 1.443u Wd = 0

9、.162u 溫度系數(shù)：-3.04E-03/度 電壓系數(shù)：-4.36E-03/V,設計規(guī)則Poly-Poly電容,C=0.7*W*L fF,1.5,0.75,0.7,0.7,溫度系數(shù)：2.1E-05/度 電壓系數(shù)：-7.7E-05/V,0.6,版圖設計準則(Rule for performance,匹配 抗干擾 寄生的優(yōu)化 可靠性,匹配設計,在集成電路中，集成元件的絕對精度較低，如電阻和電容，誤差可達20%30% 由于芯片面積很小，其經歷的加工條件幾乎相同，故同一芯片上的集成元件可以達到比較高的匹配精度，如1%，甚至0.1% 模擬集成電路的精度和性能通常取決于元件匹配精度,匹配設計,失配：測量所

10、得的元件值之比與設計的元件值之比的偏差 歸一化的失配定義： 設X1, X2為元件的設計值，x1, x2為其實測值，則失配為,匹配設計,失配可視為高斯隨機變量 若有N個測試樣本1, 2, , N，則的均值為： 方差為,匹配設計,稱均值m為系統(tǒng)失配 稱方差s為隨機失配 失配的分布： 3失配： | m |+3 s 概率99.7,匹配設計,失配的原因 隨機失配：尺寸、摻雜、氧化層厚度等影響元件值的參量的微觀波動(fluctuation) 隨機失配可通過選擇合適的元件值和尺寸來減小 系統(tǒng)失配：工藝偏差，接觸孔電阻，擴散區(qū)相互影響，機械壓力，溫度梯度等 系統(tǒng)失配可通過版圖設計技術來降低,匹配設計,隨機統(tǒng)計

11、波動 (Fluctuations) 周圍波動(peripheral fluctuations) 發(fā)生在元件的邊沿 失配隨周長的增大而減小 區(qū)域波動(areal fluctuations) 發(fā)生在元件所覆蓋的區(qū)域 失配隨面積的增大而減小,匹配設計,電容隨機失配 兩個大小均為C的電容的失配： Kp和ka分別為周圍波動和區(qū)域波動的貢獻，均是常量 一般地，電容失配與面積的平方根成反比，即容量為原來2倍，失配減小約30% 不同大小電容匹配時，匹配精度由小電容決定,匹配設計,電阻隨機失配 兩個阻值為R、寬度為W的電阻的失配： Kp和ka分別為周圍波動和區(qū)域波動的貢獻，均是常量 一般地，電阻失配與寬度成反比

12、，即阻值為原來2倍，失配為原來的一半 不同阻值的電阻，可通過調整寬度來達到相同的匹配精度,匹配設計,晶體管匹配：主要關心元件之間柵源電壓（差分對）和漏極電流（電流鏡）的偏差 柵源電壓失配為： 漏極電流失配為,Vt, k為元件間的閾值電壓和跨導之差，Vgs1為第1個元件的有效柵電壓，k1, k2為兩個元件的跨導,對于電壓匹配，希望Vgs1小一些(0.1V)，但對電流匹配，則希望Vgs1大一些(0.3V,匹配設計,晶體管隨機失配 在良好的版圖設計條件下 閾值電壓 跨導 均與柵面積的平方根成反比,CVt和Ck是工藝參數(shù),背柵摻雜分布的統(tǒng)計波動（區(qū)域波動,線寬變化，柵氧的不均勻，載流子遷移率變化等（邊

13、沿和區(qū)域波動,匹配設計,系統(tǒng)失配 工藝偏差(Process Bias) 在制版、刻蝕、擴散、注入等過程中的幾何收縮和擴張，所導致的尺寸誤差 接觸孔電阻 對不同長度的電阻來說，該電阻所占的分額不同 多晶硅刻蝕率的變化(Variations in Polysilicon Etch Rate) 刻蝕速率與刻蝕窗的大小有關，導致隔離大的多晶寬度小于隔離小的多晶寬度 擴散區(qū)相互影響 同類型擴散區(qū)相鄰則相互增強，異類型相鄰則相互減弱,均與周圍環(huán)境有關,匹配設計,系統(tǒng)失配 梯度效應 壓力、溫度、氧化層厚度的梯度問題，元件間的差異取決于梯度和距離,匹配設計,系統(tǒng)失配例子 電阻 電阻設計值之為2：1 由于pol

14、y2刻蝕速度的偏差，假設其寬度偏差為0.1u，則會帶來約2.4%的失配 接觸孔和接頭處的poly電阻，將會帶來約1.2%的失配；對于小電阻，失配會變大,2u,5u,4u,15,R=R(Leff)/(Weff) R=996歐姆 Wp = 0.1u,匹配設計,系統(tǒng)失配例子 電容,假設對poly2的刻蝕工藝偏差是0.1um，兩個電容的面積分別是(10.1)2和(20.1)2，則系統(tǒng)失配約為1.1,匹配設計,降低系統(tǒng)失配的方法 元件單元整數(shù)比 降低工藝偏差和歐姆接觸電阻的影響 加dummy元件 保證周圍環(huán)境的對稱 匹配元件間距離盡量接近 公用重心設計(common-centroid) 減小梯度效應 匹

15、配元件與其他元件保持一定距離 減小擴散區(qū)的相互影響,匹配設計,降低系統(tǒng)失配的例子 加dummy的電阻匹配,Dummy元件寬度可以小一些,懸空會帶來靜電積累,匹配設計,降低系統(tǒng)失配的例子 一維公用重心設計 二維公用重心設計,匹配設計,降低系統(tǒng)失配的例子 單元整數(shù)比(R1:R2=1:1.5) 均勻分布和公用重心 Dymmy元件,R1,R2,R1,R2,R2,R1,dummy,dummy,匹配設計,降低系統(tǒng)失配的例子 單元整數(shù)比(8:1) 加dummy元件 公用重心布局 問題：布線困難，布線寄生電容影響精度,C1,C2,匹配設計,降低系統(tǒng)失配的例子 方向一致 加dummy保證周圍環(huán)境對稱,M1,M2

16、,M1,M2,D,S,D,S,M1,M2,D,S,D,S,D,S,D,S,dummy,dummy,D, S不再對稱,匹配設計,降低系統(tǒng)失配的例子 加dummy保證多晶刻蝕速率一致,多晶刻蝕速率不一致,多晶刻蝕速率一致,匹配設計,降低系統(tǒng)失配的例子 加dummy導線保持環(huán)境對稱 公用重心以減小梯度效應,不對稱,互為鏡像,匹配設計,降低系統(tǒng)失配的例子 叉指結構 交叉耦合結構,共同點：對梯度效應和傾斜注入不敏感,關于匹配電路，放大電路不需要和下面的電流源匹配。什么是匹配？使需要匹配的管子所處的光刻環(huán)境一樣。 匹配分為橫向，縱向，和中心匹配。1221為縱向匹配，12為中心匹配（把上方1轉到下方1時，上

17、方2也達到下方2位置）21中心匹配最佳。 尺寸非常小的匹配管子對匹配畫法要求不嚴格.4個以上的匹配管子,局部和整體都匹配的匹配方式最佳,匹配設計,降低系統(tǒng)失配的例子 匹配晶體管與其他晶體管保持相當距離，以免引起背柵摻雜濃度的變化，導致閾值電壓和跨導的變化,d,d,d,d,d,d 2倍阱深,抗干擾設計,數(shù)模混合電路的版圖布局 屏蔽 濾波,抗干擾設計,數(shù)?；旌霞呻娐分械陌鎴D布局 模擬和數(shù)字電源地的分離 模擬電路和數(shù)字電路、模擬總線和數(shù)字總線盡量分開而不交叉混合 根據(jù)各模擬單元的重要程度，決定其與數(shù)字部分的間距的大小次序,運放,交換機,調制電容,采樣,編碼邏輯,抗干擾設計,電容的屏蔽,電路中的高阻

18、接點接上極板，以減小寄生和屏蔽干擾；電容下面用接地的阱來屏蔽襯底噪聲,CAP,此地應為“干凈”地！可獨立接出，不與其他電路共享,抗干擾設計,敏感信號線的屏蔽,增大線間距,周圍放置地線,抗干擾設計,敏感信號線的屏蔽,包圍屏蔽 缺點： 到地的寄生電容較大； 加大了布線的難度,抗干擾設計,敏感電路的屏蔽 用接地的保護環(huán)(guard ring) 保護環(huán)應接“干凈”的地 N阱較深，接地后可用來做隔離,抗干擾設計,加濾波電容 電源線上和版圖空余地方可填加MOS電容進行電源濾波 對模擬電路中的偏置電壓和參考電壓加多晶電容進行濾波,偏置,參考,抗干擾設計,加濾波電容 電源線上和版圖空余地方可填加MOS電容進行

19、電源濾波 對模擬電路中的偏置電壓和參考電壓加多晶電容進行濾波,P-P CAP,MOS CAP,寄生優(yōu)化設計,寄生電阻和電容會帶來噪聲、降低速度、增加功耗等效應 降低關鍵路徑上的寄生，如放大器輸入端上的寄生電阻（主要是多晶硅電阻） 降低關鍵節(jié)點的寄生，如高阻節(jié)點和活性較大的節(jié)點上的寄生電容,寄生優(yōu)化設計,晶體管的寄生優(yōu)化 盡量減小多晶做導線的長度 通過兩邊接柵可優(yōu)化柵極串聯(lián)寄生電阻 通過梳狀折疊可同時優(yōu)化柵極電阻和漏極寄生電容,寄生優(yōu)化設計,大尺寸晶體管的版圖,寄生優(yōu)化設計,晶體管漏極寄生電容優(yōu)化 漏極一般接高阻節(jié)點或活性較大的節(jié)點 主要指漏極擴散區(qū)面積的優(yōu)化 指標：漏極面積SD與有效柵寬We之

20、比，越小越好,寄生優(yōu)化設計,晶體管漏極寄生電容優(yōu)化舉例 ROM位線上接有大量晶體管的漏極，ROM的位線電壓建立速度受到寄生電容限制,地址,位線,寄生優(yōu)化設計,Contact, via與其它層的連接 Contact和via與其它層連接時存在接觸電阻和電流密度問題 一般采用多個最小孔并聯(lián)的方法來減小電阻和提高可通過電流 對于大面積的非金屬層，接觸孔的分布要均勻,晶體管,電源線,電容,可靠性設計,避免天線效應 防止Latch-Up 靜電放電ESD保護,可靠性設計,避免天線效應 天線效應： 當大面積的金屬1直接與柵極相連，在金屬腐蝕過程中，其周圍聚集的離子會增加其電勢，進而使柵電壓增加，導致柵氧化層擊

21、穿。 大面積的多晶硅也有可能出現(xiàn)天線效應,一條條長長的金屬線或者多晶硅(polysilicon)等導體，就象是一根根天線，當有游離的電荷時，這些“天線”便會將它們收集起來，天線越長，收集的電荷也就越多，當電荷足夠多時，就會放電。IC現(xiàn)代工藝中經常使用的一種方法是離子刻蝕（plasma etching），這種方法就是將物質高度電離并保持一定的能量，然后將這種物質刻蝕在晶圓上，從而形成某一層。理論上，打入晶圓的離子總的對外電性應該是呈現(xiàn)中性的，也就是說正離子和負離子是成對出現(xiàn)，但在實際中，打入晶圓的離子并不成對，這樣，就產生了游離電荷。另外，離子注入（ion implanting）也可能導致電荷的

22、聚集?？梢?，這種由工藝帶來的影響我們是無法徹底消除的，但是，這種影響卻是可以盡量減小的,在CMOS工藝中，P型襯底是要接地的，如果這些收集了電荷的導體和襯底間有電氣通路的話，那么這些電荷就會跑到襯底上去，將不會造成什么影響；如果這條通路不存在，這些電荷還是要放掉的，那么，在哪放電就會對哪里造成不可挽回的后果，一般來講，最容易遭到傷害的地方就是柵氧化層。 通常情況下用“天線比率”（“antenna ratio”）來衡量一顆芯片能發(fā)生天線效應的幾率?！疤炀€比率”的定義是：構成所謂“天線”的導體（一般是金屬）的面積與所相連的柵氧化層面積的比率。隨著工藝技術的發(fā)展，柵的尺寸越來越小，金屬的層數(shù)越來越多

23、，發(fā)生天線效應的可能性就越大，所以，在0.4um/DMSP/TMSP以上工藝，一般不大會考慮天線效應。而采用0.4um以下的工藝就不得不考慮這個問題了,可通過插入二極管的方法來解決天線效應，這樣當金屬收集到電荷以后就通過二極管來放電，避免了對柵極的擊穿。 DMSPDouble Metal Single PolyTMSPThree Metal Single Poly layout時去除antenna方法：1.某根線發(fā)生天線效應，在靠近gate地方斷開該線，用高一層或高幾層的連接線（一般為metal）做跳線連接。(由低到高層次順序一般為poly1-poly2-poly3-metal1-metal2

24、-metal3)。 2.在靠近gate的地方在該線上加二極管，一般不推薦此種方法，且不能消除poly造成的antenna,可靠性設計,避免天線效應 避免措施： 減小連接柵的多晶和金屬1面積，令其在所接柵面積的100倍以下； 采用第二層金屬過渡,可靠性設計,Latch-Up效應 在N阱CMOS電路中，存在寄生pnp和npn晶體管，以及N阱和襯底寄生電阻 寄生pnp、npn晶體管，以及它們的基極到電源和地的寄生電阻，有可能形成正反饋回路 MOS晶體管漏極的大信號擺動，通過漏極寄生電容向N阱和襯底灌入電流，形成正反饋回路的觸發(fā)條件 若正反饋回路的回路增益大于一，則有可能被觸發(fā)而導致latch-up，從電源汲取大電流,Nwell,可靠性設計,Latch-Up效應 多發(fā)生在大的數(shù)字輸出Buffer（反相器） 解決辦法：令環(huán)路