新型結(jié)構(gòu)finFET及其在SRAM電路的應(yīng)用講解

1、VLSI讀書報告張瀟1101213779新型結(jié)構(gòu)finFET及其在SRAM電路的應(yīng)用摘要：隨著半導(dǎo)體工藝不斷發(fā)展，CMO電路尺寸不斷縮小，傳統(tǒng)的體硅工藝已經(jīng)很難再滿足器件和電路的性能和功耗要求。近年來，一種新型器件結(jié)構(gòu)Fi n-type field-effecttransistors (finFETs)越來越受到人們的關(guān)注，Intel的22nm工藝便采用了這種結(jié)構(gòu)?，F(xiàn)在流行的 finFET 又分為兩種結(jié)構(gòu)：independent-gatefinFET(IG-finFET)(又名shorted-gate (SG) finFETs)和 tied-gate finFET(TG-finFET )。其中

2、 IG-finFET 因其多變的工作方式在靜態(tài)隨機存儲器(SRAIM電路中受到青睞。RAM電路的數(shù)據(jù)存儲穩(wěn)定性已經(jīng)成為一個引人關(guān)注的問題。而利用IG-fi nFET多變的工作方式，基于IG-finFET的SRAM六管單元，能夠減少靜態(tài)和動態(tài)功耗， 降低延遲，同時提高 數(shù)據(jù)存儲穩(wěn)定性和集成度。關(guān)鍵字：IG-finfET TG-finfET SRAM 功耗 讀取穩(wěn)定性BOXShard mask* SOI substrate* Active-area patterning Gate etch Si dewall-spacer formation Hard mask removalS/D implan

3、t + anneal Silicidation1新型器件結(jié)構(gòu)的必要性和工藝實現(xiàn)CMOS：藝的發(fā)展主要體現(xiàn)在器件尺寸的不斷減小上，而在此過程中，不斷增加的亞閾值電流和柵介質(zhì)泄露電流成為了阻礙CMOST藝進一步發(fā)展的主要因素。與傳統(tǒng)的體硅 MOSFET相比，finFET器件在抑制亞閾值電流和柵漏電流方面有著絕對的優(yōu)勢。finFET的雙柵或半環(huán)柵和薄的體硅會抑制短溝效應(yīng)，從而減小亞閾值漏電流。短溝效應(yīng)的抑制和柵控能力的增強，使得finFET器件可以使用比傳統(tǒng)更厚的柵氧化物。這樣，finFET器件的柵漏電流也會減小。而且，finFET器件的體硅一般是輕摻雜甚至不摻雜的，因此，同傳統(tǒng)的單柵器件相比，載流

4、 子遷移率將會得到提高。finFET器件取代傳統(tǒng)體硅器件將是必然。finFETs for Nanoscale CMOS Digital Integrated Circuits一文對 finFET 器件的工藝流程進行了簡單的介紹，如下所示：FinFET Fabrication Process Flow* Gate-dielectric formation* Gate deposition + lithography圖1 finFET器件的簡單工藝流程可以看出，這種finFET工藝是在SOI的基礎(chǔ)上進行的。 其大概流程是這樣的： 首先是源 漏及溝道的圖形定義；然后長柵氧和柵；再進行源漏注入和電極生

5、長。可以看出，finFET工藝流程與體硅器件相比也并不是很復(fù)雜。一文中提到的兩種結(jié)構(gòu)。2 finFET器件結(jié)構(gòu)和電學(xué)特性這部分將對finFET器件的物理和電學(xué)特性做一個介紹。本文中的finFET 均為對稱結(jié)構(gòu)，如圖2所示。這是Independent-Gate and Tied-GateFinFET SRAM Circuits: Desig n Guideli nes for Reduced Area and Enhanced StabilityGateBack Gate(a)(b)I 25.6nm r*1L = 32nm * 口 Gate Oxide Heayilv doped Si 匡L(fēng)ig

6、htly doped Si(C)的 3D 模型。(c)IG-finFET圖 2: finFET 結(jié)構(gòu)(a)TG-finFET 的 3D 模型。(b)IG-finFET 的俯視圖(溝道長度 32nm)。圖2中為TG-finFET，它的柵是連為一體的，所以名叫tied-gate finfET 。(b)為IG-finFET，它的柵中間有絕緣體隔離，它的前柵(front gate )和后柵(back gate )是獨立的，互不干擾，所以叫 in depe nde nt-gate fi nFET。FinFET Circuit Design 文中也提到了類似的兩種 finfET。absource圖 3:

7、finFET 結(jié)構(gòu)（a）SG-finFET 的 3D模型。（b）IG-finFET的 3D模型。這篇文獻把IG-finFET 叫做shorted-gate FinFET，而且其IG-finFET 也與前面提到的略有不同一一它的前后柵不是通過絕緣體隔離，而是直接去掉了頂部的柵，從而起到了隔離 作用，但基本結(jié)構(gòu)和原理是一致的。finFET的寬度 W有垂直柵結(jié)構(gòu)決定（見圖2）。對于一個只有一個fin的TG-finFET晶體 管，它的最小寬度 Wmin是Wmin = 2 x Hfin + tsi這里，Hfin是finFET的fin的高度，tsi是體硅的厚度，如上圖所示。 Hfin是Wmin的 主要決定

8、因素，因為 tsi總是很小。當(dāng)晶體管不止擁有一個 fin時，它的總的寬度 Wtotal 是Wtotal = n x Wmin = n x （2 x Hfin + Tsi）IG-finfET 兩個獨立的柵使其有不同的工作方式。（1） TG模式：雙柵連在一起，在相同電壓下工作；（2）低功（LP）耗模式（low-power mode ）:前柵接輸入信號而后柵極接無效 信號（對于N-finFET，接地；對于 P-finFET，接高電平），以減少漏電流，降低功耗（3） IG模式：在這種模式下，前柵接輸入信號，而后柵接任意的信號，對器件特性進行調(diào)控。TG工作模式下的兩個柵極所接信號一致，所以，跟單柵工作模

9、式相比，有較低的柵閾值電壓Vth。不同工作模式下的輸出特性曲線如圖4所示。其中Vgfs是前柵（front gate ）和源端的電勢差，Vgbs是后柵（back gate ）和源端的電勢差。VLSI讀書報告張瀟110121377910101040V W，V1V圖4 32nm的IG-finfETNMOS器件的輸出特性3m0 8SG-mode leakage/ *0【左u) 50L(deewj匕站件delaydelays圖Vgbs圖5 LP模式下反相器的功耗和延遲與Vgbs的關(guān)系其中，IG模式下的反相器功耗和延遲與Vgbs的關(guān)系如圖5所示，可以進一步看出對器件和電路性能的調(diào)控。3 finFET SR

10、AM 單元本部分將分別介紹 TG-finFET和IG-finFET SRAM單元電路。(1) 標(biāo)準 TG-finFET SRAM 單元對于標(biāo)準 TG-finFET SRAM 單元，可以考慮兩個不同尺寸的TG-finFET SRAM 單元（SRAM-TG和SRAM-TG），如圖6所示。SRAM-TG中的六個晶體管都是最小尺寸，這對于提高集成度很有利。然而，為了獲得足夠的抗干擾能力和讀取穩(wěn)定性，下拉管應(yīng)該至少有兩個finBLWLP2* NodelN3N4(1x32)/32-J I (2x32)/32/32(2x32)/32(1x32)/32WLNode2 套BLB O(1x32)/32（b）圖6:

11、 TG-finFET SRAM單元（a）SRAM-TG1所有管子均是最小尺寸（b） SRAM-TG2:下拉管均有兩個fin。（2）IG-finFET SRAM 單元禾U用IG-finFET的不同工作模式下的器件特性，可以對SRAM單元進行改進。IG-finFETSRAM單元與TG-finFET SRAM進行比較，靜態(tài)漏電流功耗將得到減小，同時數(shù)據(jù)穩(wěn)定性和電路集成度得到提高。與TG-finFET SRAM單元不同，兩個IG-finFET SRAM單元的所有晶體管均只有一個fin。如圖7所示:BLRWN3(1x32/32(1x32)/32M P2NodelNode2(1x32X32卄（仏3二乃2N

12、2(1X32)/321J w(1x32)/32BLBRWN4圖 7： IG-finFET SRAM 單元(a)SRAM-IG1. ( b) SRAM-IG2.在SRAM-IG1單元中，下拉管是TG-finFET，上拉管和存取管是工作在LP模式下的IG-finFET。存取管此時就成為高閾值電壓器件。在讀取過程中，直接讀取機制引發(fā)的失調(diào)會 被抑制，而不必增大管子的尺寸。這樣，在最小尺寸的前提下，數(shù)據(jù)穩(wěn)定性得到了提高，關(guān) 態(tài)漏電功耗也減小了。在SRAM-IG2單元中，構(gòu)成反相器的管子均是TG-finFET，而存取管是IG-finFET。IG-fi nFET的柵閾值電壓可以通過選擇性的柵偏壓進行調(diào)制。

13、SRAM-IG2提供了兩種數(shù)據(jù)存取機制。存取管的后柵被一個讀或?qū)懶盘枺≧vy控制，另前柵被一個單獨的寫入信號控制（SRAM-IG2的工作方式如下：在非存取狀態(tài)下， RW和W信號均是低電平。在讀取時， RW 是高，W是低。若節(jié)點1存儲“ 0”，BL通過N3和N1放電；若節(jié)點2存儲“ 0”，BLB通過N2 和N4放電。存取管N3和N4與N1和N2相比閾值電壓高， 導(dǎo)通電阻高。存取管電流減小。夕卜部干擾對數(shù)據(jù)讀取的影響在SRAM-IG2中將得到抑制，從而提高與TG-finFET相比的讀取穩(wěn)定性。在寫入過程中，RW和W均是高電平。N3和N4表現(xiàn)出低閾值電壓，高導(dǎo)電能力。SRAM-IG2 的寫入速度跟

14、TG-finFET差不多。若BL放電，BLB充電，節(jié)點1寫入“ 0”，通過N3被寫入IG-finFET SRAM中。若BL充電，BLB放電，節(jié)點2寫入“ 0”通過N4被寫入。4關(guān)鍵性能仿真結(jié)果在 Independent-Gate and Tied-Gate FinFET SRAM Circuits: Design Guidelines forReduced Area and En ha need Stability一文中，通過 MEDICI 軟件，對 32 nm 工藝下的兩個TG-finFET SRAM 單元(SRAM-TG和 SRAM-TG2 和兩個 IG-finFET SRAM 單元(SR

15、AM-IG1 和SRAM-IG2的讀取穩(wěn)定性、漏電功耗、單元面積、動態(tài)功耗和延遲等因素進行比較。晶體管 尺寸在圖6和圖7中已經(jīng)給出。工作狀態(tài)下的數(shù)據(jù)是在70 C的測得。漏電功耗分別在70C和27C下測量，以便于得到不同溫度下finfET工藝的漏電功耗。(1)讀取穩(wěn)定性本文中用靜態(tài)噪聲容限(static noise margin SNM來評判讀取穩(wěn)定性。SNM的定義是：使SRAh單元狀態(tài)發(fā)生反轉(zhuǎn)的最小直流噪聲。四種SRAM單元的SNM如圖8所示。250200 -150 -100 r50 -0SRAM-TG1 SRAM-TG2 SRAM-IG1 SRAM-IG2圖8 TG-finFET 和IG-f

16、inFET 讀取的靜態(tài)噪聲容限SRAM-IG1, SRAM-IG2 和 SRAMTG的讀入 SNM與 SRAM-TG相比提高了 50% 92% 64%(2)漏電功耗在70C和27C下測量的數(shù)據(jù)如圖 9所示:5.10SRAM-TG 1SRAM-TG2 SRAM-IG1 SRAM-IG2圖9在70 C和27 C下SRAM單元的漏電功耗SRAM單元的漏電功耗由總的有效晶體管寬度所產(chǎn)生的漏電流決定。在SRAM-TG1,SRAM-IG1, SRAM-IG2,所有 的晶 體管 都是 最小尺寸 的，所以 SRAM-TG1, SRAM-IG1,和 SRAM-IG2的漏電功耗基本相等，并且都小于SRAM-TG2

17、 SRAM-TG2晶體管尺寸增大，自然就引發(fā)漏電功耗的增大。SRAM-IG1 和 SRAM-IG2在 70 C (27 C)比 SRAM-TG少 35% (36%)。此外，可以看出溫度對電路功耗的影響非常巨大。(3) 動態(tài)功耗和存取速度與BL連接的訪問存儲器的節(jié)點和氧化層電容對這個SRAM單元影響最大。BL的長度可由單元版圖的高度來估算。一個n形RC網(wǎng)絡(luò)可以近似 SRAM單元。定義讀取延遲為使 BL和BLB2.52.00QH SRAM-TG1 SRAM-TG2 SRAM-IG I SRAM-IG20.0Read delayRead Power Wnte delay Wnte power之間的電

18、壓相差 200mV所用的時間。SRAM勺功耗和延遲如圖10所示：圖10工作狀態(tài)的功耗和延遲，各項比較均以SRAM-TG為標(biāo)準(4) 工藝漲落本部分通過1500次蒙特卡洛仿真對 TG和IG SRAM的工藝變化的影響進行估計。假設(shè)溝道長度、fin的高度、fin的厚度和柵氧厚度都獨立，且均符合高斯分布。對應(yīng)的漏電功耗分布和SNM分布如圖11和12：力一 dEesJEvqEnN圖 11 ： SRAM-TG2, SRAM-IG1,的 SRAMIG2的漏電功耗分布Read SNM (mV)圖12:SRAM單元的SNM分布SRAM-IG1/2的漏電功耗的平均值和標(biāo)準差與SRAM-TG2相比分別低 35帰口

19、41%另外,SRAM-IG1/2的SNM平均值均比SRAM-TG1高，但方差卻更小。(5) SRAM單元的面積各SRAM單元的版圖及面積如圖 13所示:圖 13:：nFET SRAM單元的版圖(a) SRAM-TG1.(b) SRAMTG2.(c) SRAM-IG1. (d) SRAM-IG2.SRAM-TG1, SRAM-IG1, and SRAMIG2:0.226 卩 m2. SRAM-TG2: 0.254 卩 m2.SRAM-TG1,SRAM-IG1, and SRAM-IG2的版圖面積較小，因為它們的晶體管都只有一個fin，是最小尺寸的。SRAM-TG2版圖面積較大，因為作為下拉管，它

20、有兩個fin 。 SRAM-TG2的版圖面積比其他三個單元大12.5%。（6）TG/IG SRAM小結(jié)finFET SRAM單元結(jié)構(gòu)，既增加了數(shù)據(jù)讀取的穩(wěn)定性和存儲器的集成度，同時還減小了靜態(tài)功耗。在本部分中，所有構(gòu)成IG-finFET的六個晶體管均是最小尺寸。在第一種IG-finFET 中，存取管finFET和上拉finFET均是在單柵模式下工作，從而增大了靜態(tài)噪聲容限，與同樣尺寸大小TG-finFET相比增大了 50%在第二種IG-finFET 中，存取管finFET柵閾值電壓可以動態(tài)調(diào)整。第二種 IG-finFET的讀取靜態(tài)噪聲容限與相同尺寸的TG-finFET相比提高了92%另外，兩種

21、IG-finFET SRAM單元的漏電功耗與相同SNM的TG-finFET SRAMf比降低了36%使用IG-finFET 工藝與相同性能的 TG-finFET SRAM相比版圖面積減小了11%5總結(jié)通過對 Independent-Gate and Tied-Gate finFET SRAM Circuits:Design Guidelines for Reduced Area and En ha need Stability、Fin FET Circuit Desig n、FinFETs for Nan oscale CMOS Digital Integrated Circuits三篇文獻的學(xué)習(xí)， 首先對finfET結(jié)構(gòu)和SRAM單元有了較為全面的 了解，其次對于當(dāng)今 CMOS工藝的發(fā)展有了進一步的了解，同時