第1章IC設(shè)計(jì)的基本知識(shí)

1、第一章 IC設(shè)計(jì)的基本知識(shí)集成電路設(shè)計(jì)方法大致可分為定制（Custom）、半定制（Semi-custom）、可編程邏輯器件（PLD）等設(shè)計(jì)方法，如圖1.1所示。定制設(shè)計(jì)方法又可分為全定制（Full-Custom）設(shè)計(jì)和基于包（Cell-Based）的設(shè)計(jì)方法二類。本課程講授集成電路定制設(shè)計(jì)方法。半定制和可編程邏輯器件安排在其它課程中。圖1.1 ASIC設(shè)計(jì)方法分類1.1 集成電路設(shè)計(jì)流程全定制（Full-Custom）設(shè)計(jì)和基于包（Cell-Based）的設(shè)計(jì)方法使用不同的設(shè)計(jì)流程，所使用的設(shè)計(jì)工具也會(huì)有所不同。1.1.1全定制設(shè)計(jì)流程全定制（full custom）集成電路設(shè)計(jì)方法，是按規(guī)定

2、的功能與性能要求，對(duì)電路的結(jié)構(gòu)布局與布線進(jìn)行最優(yōu)化設(shè)計(jì)，實(shí)現(xiàn)最小面積，最佳布線布局、最優(yōu)功耗速度積，以求獲得盡可能最優(yōu)的設(shè)計(jì)。全定制（full custom）集成電路設(shè)計(jì)方法通常用于高性能的設(shè)計(jì)場(chǎng)合：規(guī)模較小性能要求較高的中小規(guī)模專用集成電路；大批量高性能集成電路，例如CPU與內(nèi)存；需要最佳優(yōu)化設(shè)計(jì)的標(biāo)準(zhǔn)單元庫(kù)等等。圖1.2是全定制設(shè)計(jì)流程，大致的步驟如下：1）電路圖繪制：根據(jù)芯片的功能要求與性能指標(biāo)，選擇合適的集成電路工藝庫(kù)，使用電路圖編輯工具繪制電路圖。2）前仿真：利用HSPICE對(duì)電路圖進(jìn)行仿真（版圖前仿真），并進(jìn)行性能優(yōu)化。3）繪制版圖：根據(jù)Foundry（代工廠）提供的版圖設(shè)計(jì)規(guī)則，

3、利用版圖編輯工具繪制芯片版圖。4）版圖驗(yàn)證：包括幾個(gè)主要步驟：設(shè)計(jì)規(guī)則檢查DRC（Design Rule Check），版圖與電路對(duì)照驗(yàn)證LVS（Layout Versus Schematic）, 版圖寄生參數(shù)抽取LPE（Layout Parasite Extract）等。為了保證設(shè)計(jì)的版圖能被正確制造出來，流片廠家會(huì)根據(jù)工藝定義很多設(shè)計(jì)規(guī)則，DRC就是對(duì)版圖進(jìn)行全面的設(shè)計(jì)規(guī)則檢查。LVS的任務(wù)是證明版圖實(shí)現(xiàn)的功能與電路網(wǎng)表描述的完全一致。按版圖流片的實(shí)際芯片，會(huì)引入很多寄生參數(shù)，例如引線和MOS管的寄生電阻與電容，各種寄生晶體管等，LPE的任務(wù)就是對(duì)版圖進(jìn)行寄生參數(shù)抽取，獲得包括寄生參數(shù)的電

4、路網(wǎng)表。5）版圖后仿真：寄生參數(shù)在前仿真時(shí)沒有計(jì)入，因此有必要對(duì)版圖進(jìn)行包括寄生參數(shù)的電路網(wǎng)表進(jìn)行版圖后仿真。經(jīng)過驗(yàn)證后，導(dǎo)出GDSII數(shù)據(jù)交Foundry（代工廠）進(jìn)行流片。圖 1.2 全定制設(shè)計(jì)流程1.1.2 Cell-based的設(shè)計(jì)流程對(duì)于產(chǎn)品周期短，電路規(guī)模較大的專用集成電路設(shè)計(jì)，通常采用Cell-based的集成電路設(shè)計(jì)方法。圖1.3是Cell-based的集成電路設(shè)計(jì)流程，大致的步驟如下：1）HDL設(shè)計(jì)描述和功能仿真：根據(jù)芯片的功能要求，將芯片劃分為若干功能模塊，使用VHDL或Verilog等硬件描述語言實(shí)現(xiàn)各模塊的設(shè)計(jì)，并對(duì)HDL設(shè)計(jì)進(jìn)行功能驗(yàn)證。2）邏輯綜合：根據(jù)芯片的功能要

5、求與性能指標(biāo)，選擇合適的集成電路工藝庫(kù)，使用邏輯綜合工具對(duì)HDL設(shè)計(jì)進(jìn)行綜合，得到包含所用工藝延時(shí)等信息的門級(jí)網(wǎng)表。圖 1.3 Cell-based的設(shè)計(jì)流程3）綜合后仿真：功能仿真沒有考慮實(shí)際電路的延遲，綜合后仿真（門級(jí)仿真）的主要工作是確認(rèn)經(jīng)綜合后的電路是否符合要求，此階段仿真將計(jì)入門電路的延遲。4）自動(dòng)布局布線：自動(dòng)布局布線是使用EDA工具把綜合后的門級(jí)網(wǎng)表轉(zhuǎn)換成芯片的版圖。布局是將設(shè)計(jì)好的功能模塊合理地安排在芯片上，規(guī)劃好它們的位置。布線則指完成各模塊之間互連的連線。在自動(dòng)布局布線階段，使用經(jīng)過驗(yàn)證的標(biāo)準(zhǔn)單元庫(kù)，會(huì)大大提高布局布線的速度并提高芯片的性能。5）版圖驗(yàn)證：這一步類似于全定制

6、設(shè)計(jì)方法，包括：設(shè)計(jì)規(guī)則檢查DRC（Design Rule Check），版圖與電路對(duì)照驗(yàn)證LVS（Layout Versus Schematic）, 版圖寄生參數(shù)抽取LPE（Layout Parasite Extract）等。6）版圖后仿真：這一步類似于全定制設(shè)計(jì)方法，即對(duì)版圖進(jìn)行包括寄生參數(shù)的電路網(wǎng)表進(jìn)行版圖后仿真。經(jīng)過驗(yàn)證后，導(dǎo)出GDSII數(shù)據(jù)交Foundry（代工廠）進(jìn)行流片。1.2 集成電路設(shè)計(jì)工具簡(jiǎn)介圖1.2和圖1.3是一個(gè)定制IC設(shè)計(jì)的典型流程。各設(shè)計(jì)工具的作用已在流程中標(biāo)示。IC設(shè)計(jì)工具眾多，目前主流的IC設(shè)計(jì)工具由三大公司開發(fā)。1.2.1 Cadence公司Cadence涵蓋

7、了電子設(shè)計(jì)的整個(gè)流程，包括系統(tǒng)級(jí)設(shè)計(jì)，功能驗(yàn)證，IC綜合及布局布線，模擬、混合信號(hào)及射頻IC設(shè)計(jì)，全定制集成電路設(shè)計(jì)，IC物理驗(yàn)證，PCB設(shè)計(jì)和硬件仿真建模等。1、IC5141 USR3 功能介紹IC5141是Cadence公司開發(fā)的用于全定制集成電路設(shè)計(jì)的主要工具平臺(tái)。目前它在全定制集成電路設(shè)計(jì)領(lǐng)域居行業(yè)領(lǐng)先地位。USR3表示是每三版修訂。IC5141 USR3功能強(qiáng)大，本課程用到的IC5141中的主要工具有：Compose Editor（電路圖設(shè)計(jì)工具），Virtuoso Layout Editor（版圖設(shè)計(jì)工具），Diva（版圖驗(yàn)證工具），Analog Artist（電路模擬工具）等。D

8、iva（版圖驗(yàn)證工具）可完成在線的DRC，LVS和LPE任務(wù)。Analog Artist可通過Cadence與HSPICE的接口（ADE）調(diào)用HSPICE對(duì)電路進(jìn)行模擬。此外，Analog Artist還可調(diào)用Cadence公司開發(fā)的Spectre和UltraSim等快速仿真程序。2、ASSURA3.1.4功能介紹ASSURA是Cadence公司的版圖驗(yàn)證工具，Assura 在語法上與diva相似，可以說是diva的升級(jí)版本，它能處理更大規(guī)模版圖的物理驗(yàn)證。3、IUS56功能介紹IUS （Incisive Unified Simulator ）是Cadence公司的主要仿真工具。IUS工具包括

9、NCsim （使用Verilog 和 Verilog-AMS 仿真數(shù)?；旌想娐罚?，以及NC-SC（ System C 仿真工具）。通過IUS的AMS模擬器，可以對(duì)數(shù)模混合信號(hào)進(jìn)行仿真。安裝后，IUS可以獨(dú)立使用，也可在IC5141平臺(tái)中調(diào)用。4、MMSIM60功能介紹MMSIM（Multi-mode simulation）是Cadence公司的另一主要仿真工具，它包括Spectre和UltraSim等快速模擬程序。安裝后，MMSIM可以獨(dú)立使用，也可在IC5141平臺(tái)中調(diào)用。5、SOC Encounter 52功能介紹Encounter是Cadence公司的自動(dòng)布局布線工具，目前它在自動(dòng)布局布

10、線領(lǐng)域居行業(yè)領(lǐng)先地位。幾乎所有的IC設(shè)計(jì)公司都會(huì)使用Encounter完成自動(dòng)版圖設(shè)計(jì)。1.2.2 Synopsys公司Synopsys是IC設(shè)計(jì)工具的另一巨頭，它也涵蓋了集成電路設(shè)計(jì)的整個(gè)流程。尤其是Synopsys的DC在邏輯綜合領(lǐng)域居行業(yè)領(lǐng)先地位。1、DC2007功能介紹DC (Design Compiler)是Synopsys的邏輯綜合優(yōu)化工具，它把HDL描述綜合為與工藝相關(guān)的門級(jí)網(wǎng)表。它可以接受多種輸入格式，如硬件描述語言、原理圖和網(wǎng)表等，并產(chǎn)生多種性能報(bào)告。2、Prime time功能介紹Prime Time是靜態(tài)時(shí)序分析工具，可進(jìn)行靜態(tài)時(shí)序分析(STA)，精確的RC延遲計(jì)算，先進(jìn)

11、的建模和時(shí)序驗(yàn)收。3、HSPCIE功能介紹1972 年美國(guó)加利福尼亞大學(xué)柏克萊分校開發(fā)了用于集成電路的電路模擬程序SPICE。其后，出現(xiàn)了SPICE的各種版本，HSPICE即是其中最成功的電路模擬程序之一。HSPICE采用了精確的、經(jīng)過驗(yàn)證的集成電路器件模型庫(kù)和先進(jìn)的仿真和分析算法，提供了一個(gè)高精度的電路仿真環(huán)境。目前HSPICE已成為業(yè)界標(biāo)準(zhǔn)的準(zhǔn)確電路仿真器。1.2.3 Mentor公司Mentor是IC設(shè)計(jì)工具的另一巨頭，它也涵蓋了集成電路設(shè)計(jì)的整個(gè)流程。Mentor公司尤其以ModelSim仿真工具和Calibre物理驗(yàn)證工具最為出色。1、Calibre功能介紹Calibre工具可完成D

12、RC、LVS和LPE等版圖驗(yàn)證任務(wù)。目前，Calibre工具已經(jīng)被眾多設(shè)計(jì)公司、單元庫(kù)、IP開發(fā)商和晶圓代工廠采用，作為深亞微米集成電路的主要物理驗(yàn)證工具。Calibre工具已經(jīng)被集成到Cadence公司的Virtuoso Layout Editor設(shè)計(jì)環(huán)境中，可在IC5141中直接調(diào)用，也可單獨(dú)使用。1.3 工藝庫(kù)1.3.1 工藝庫(kù)簡(jiǎn)介集成電路設(shè)計(jì)必須針對(duì)具體的制造工藝。工藝庫(kù)通常由晶圓代工廠、IP公司（例如Artisan）、EDA軟件公司（例如Cadence，Synopsys）等提供。使用IC工具進(jìn)行芯片設(shè)計(jì)時(shí)必須有工藝庫(kù)的支持。工藝庫(kù)包含集成電路的各種信息，例如單元的邏輯功能、面積、輸入

13、到輸出定時(shí)關(guān)系、單元扇出限制，以及版圖信息。不同的設(shè)計(jì)工具使用不同的工藝庫(kù)，例如針對(duì)Synopsys的工藝庫(kù)和針對(duì)Cadence的工藝庫(kù)。1.3.2 NCSU庫(kù)簡(jiǎn)介NCSU CDK (North Carolina State University Cadence Design kit) 是由North Carolina State University開發(fā)的CDK （Cadence Design kit）工藝庫(kù)。NCSU CDK使用美國(guó)MOSIS的SCMOS設(shè)計(jì)規(guī)則，可用于IC全定制設(shè)計(jì)。目前的最新版本是NCSU CDK 1.5.1，適用的IC設(shè)計(jì)平臺(tái)是IC5141。目前NCSU CDK 1.

14、5.1提供的工藝有：TSMC 0.18um，TSMC 0.25 um，TSMC 0.35 um，AMI 0.5 um，AMI 1.5 um，HP 0.6um。通過IC5141平臺(tái)，使用NCSU CDK 1.5.1可進(jìn)行下列主要IC設(shè)計(jì)：Virtuoso（版圖設(shè)計(jì)）, Composer（電路圖設(shè)計(jì)）, Diva 版圖驗(yàn)證，Analog Artist（HSPICE，Spectre，UltraSim）等。1.3.3 OSU庫(kù)簡(jiǎn)介OSU Cell Library由Oklahoma State University開發(fā)的標(biāo)準(zhǔn)單元庫(kù)。OSU Cell Library必需在NCSU CDK支持下運(yùn)行。目前的

15、最新版本是OSU V2.4，適用的IC設(shè)計(jì)平臺(tái)是IC5141，SOC Encouter 5.2, 以及Synopsys公司的DC，可用于CMOS IC全定制設(shè)計(jì)以及Cell-based 的IC設(shè)計(jì)。目前OSU V2.4提供的工藝有：TSMC 0.18um，TSMC 0.25um，AMI 0.35um (with pad cells)，AMI 0.5um (with pad cells)。1.4 可獲資源鏈接1.4.1芯片制造代工廠（Foundry）芯片制造代工廠（Foundry）眾多，下面列出國(guó)內(nèi)用戶最常使用的主要Foundry以及可獲工藝技術(shù)（截止到2007年10月）。1、TSMC 臺(tái)積電

16、（臺(tái)灣）中文全稱：臺(tái)灣積體電路制造股份有限公司英文全稱：Taiwan Semiconductor Manufacturing Company Limited網(wǎng)址： /schinese/default.htm可獲工藝：0.5um, 0.35um, 0.25um, 0.18um, 0.13um, 0.09um 0.065um, 0.045um2、CSM 或稱 Chartered 新加坡特許 （新加坡）中文全稱：特許半導(dǎo)體制造公司英文全稱：Chartered Semiconductor Manufacturing Ltd網(wǎng)址： http:/www.chartere

17、/可獲工藝：0.35um, 0.25um, 0.18um, 0.13um, 0.09um, 0.065um, 0.045um3、SMIC 中芯國(guó)際 （上海）中文全稱：中芯國(guó)際集成電路制造股份有限公司英文全稱：Semiconductor Manufacturing International Corporation網(wǎng)址： /website/cnVersion/Homepage/index_1024.jsp可獲工藝：0.35um, 0.25um, 0.18um, 0.13um, 0.09um4、HJTC或稱 HJ 和艦科技 (蘇州)中文全稱：

18、和艦科技(蘇州)有限公司英文全稱：HeJian Technology (Suzhou) Co., Ltd.網(wǎng)址： /Chinese/index.asp可獲工藝：0.35um, 0.25um, 0.18um5、CSMC 華潤(rùn)上華 （無錫）中文全稱：華潤(rùn)上華科技有限公司英文全稱：CSMC Technologies Corporation網(wǎng)址： /csmc/s_chinese/index.asp可獲工藝：3.0至0.5微米1.4.2 主要MPW服務(wù)機(jī)構(gòu)多項(xiàng)目晶圓（Multi Project Wafer）也稱多目標(biāo)芯片

19、，簡(jiǎn)稱MPW。參加MPW計(jì)劃的芯片設(shè)計(jì)，必須使用相同的工藝，它們放在同一晶圓片上流片，每個(gè)設(shè)計(jì)可以得到數(shù)十片芯片樣品，而制造費(fèi)用按照芯片面積分?jǐn)偅杀緝H為單獨(dú)進(jìn)行制造的5%-10%。MPW為學(xué)習(xí)IC設(shè)計(jì)的學(xué)生提供了低價(jià)的流片機(jī)會(huì)，也為IC設(shè)計(jì)公司與中小企業(yè)試制IC芯片降低了進(jìn)入門檻。下面列出國(guó)內(nèi)外幾個(gè)主要MPW服務(wù)機(jī)構(gòu)的名稱與網(wǎng)址：1）上海多項(xiàng)目晶圓服務(wù)/icc/mpw/gongyi.htm2) 中國(guó)科學(xué)院EDA中心/index.htm3) 美國(guó)：MOSIS (MOS Implementation Support Project)4) 臺(tái)灣：CIC (Chip Implementation Center).tw/cic_v13/main.jsp1.4.3 教學(xué)網(wǎng)站國(guó)外有眾多IC教學(xué)網(wǎng)