EDA數(shù)字頻率計(jì)

1、成績(jī) 課 程 設(shè) 計(jì) 說 明 書課程設(shè)計(jì)名稱： EDA技術(shù)課程設(shè)計(jì) 題 目： 數(shù)字頻率計(jì)電路設(shè)計(jì) 學(xué) 生 姓 名： 專 業(yè)： 學(xué) 號(hào)： 指 導(dǎo) 教 師： 日期：2013年6月 28日摘要數(shù)字頻率計(jì)利用復(fù)雜可編程邏輯器件FPGA,VHDL編程將所有功能模塊集成在一塊芯片上。功能模塊包括時(shí)基脈沖發(fā)生器、計(jì)數(shù)器、數(shù)據(jù)鎖存器和顯示電路4部分。設(shè)計(jì)時(shí)先分別設(shè)計(jì)各功能模塊，并調(diào)試得到正確仿真結(jié)果，然后將各個(gè)功能模塊組合起來。最后作整體仿真、下載，得到實(shí)物。由于采用純數(shù)字硬件設(shè)計(jì)制作，穩(wěn)定性、可靠性遠(yuǎn)遠(yuǎn)高于使用單片機(jī)或模擬方式實(shí)現(xiàn)的系統(tǒng)，外圍電路簡(jiǎn)單。該數(shù)字頻率計(jì)達(dá)到預(yù)期要求，實(shí)現(xiàn)了可變量程測(cè)量，測(cè)量范圍1

2、HZ10KHZ，精度可達(dá)0.1Hz。關(guān)鍵詞：數(shù)字頻率計(jì) FPGA VHDL Abstract:The digital cymometer utilize CPLD (complex programmable logic device) integrate several functional modules onto one single chip by programming with VHDL. The five functional modules are timebase generator , counter, data flip-latch and display circuit.

3、 First design the functional module and get the expected simulation results, then ensemble them into one. After that the final simulation and download was done and the product can be made. Due to the use of digital hardware designing,the stability and reliability are far more higher compared to thos

4、e singlechip or anolog implemented system. The digital cymometer could achieve the expected requirement. The measurement range from 0.1Hz to 9999MHz , with the accuracy up to 0.1Hz.Keywords: Digital, symometer , FPGA , VHDL前言所謂頻率，就是周期性信號(hào)在單位時(shí)間（1s）里變化的次數(shù)。本頻率計(jì)設(shè)計(jì)測(cè)量頻率的基本原理是，首先讓被測(cè)信號(hào)與標(biāo)準(zhǔn)信號(hào)一起通過一個(gè)閘門，然后用計(jì)數(shù)器計(jì)數(shù)信

5、號(hào)脈沖的個(gè)數(shù)，把標(biāo)準(zhǔn)時(shí)間內(nèi)的計(jì)數(shù)的結(jié)果，用鎖存器鎖存起來，最后用顯示譯碼器，把鎖存的結(jié)果用LED數(shù)碼顯示管顯示出來。根據(jù)數(shù)字頻率計(jì)的基本原理，本文設(shè)計(jì)方案的基本思想是分為五個(gè)模塊來實(shí)現(xiàn)其功能，即整個(gè)數(shù)字頻率計(jì)系統(tǒng)分為頻率產(chǎn)生器模塊、控制模塊、計(jì)數(shù)模塊、譯碼模塊等幾個(gè)單元，并且分別用VHDL對(duì)其進(jìn)行編程，實(shí)現(xiàn)了、計(jì)數(shù)電路、鎖存電路、顯示電路等。技術(shù)性能指標(biāo)：1）能夠測(cè)量輸入信號(hào)的頻率；2）能直接用十進(jìn)制數(shù)字顯示測(cè)得的頻率；3）頻率測(cè)量范圍：1HZ10KHZ；5）測(cè)量時(shí)間：T=1.5S；6）用CPLD/FPGA可編程邏輯器件實(shí)現(xiàn)； 1、EDA技術(shù)發(fā)展及介紹1.1 EDA技術(shù)的介紹EDA技術(shù)是在電子

6、CAD技術(shù)基礎(chǔ)上發(fā)展起來的計(jì)算機(jī)軟件系統(tǒng)，是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過程在計(jì)算機(jī)上自動(dòng)處理完成?，F(xiàn)在對(duì)EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，

7、都可能涉及到EDA技術(shù)。本文所指的EDA技術(shù)，主要針對(duì)電子電路設(shè)計(jì)、PCB設(shè)計(jì)和IC設(shè)計(jì)。EDA 設(shè)計(jì)可分為系統(tǒng)級(jí)、電路級(jí)和物理實(shí)現(xiàn)級(jí)。 1.2 EDA技術(shù)的發(fā)展EDA技術(shù)是伴隨著計(jì)算機(jī)、集成電路、電子系統(tǒng)的設(shè)計(jì)發(fā)展起來的,至今已有30多年的歷程,大致可以分為三個(gè)發(fā)展階段：第一階段為20世紀(jì)70年代的CAD(計(jì)算機(jī)輔助設(shè)計(jì))階段:這一階段的主要特征是利用計(jì)算機(jī)輔助進(jìn)行電路原理圖編輯、PCB布線,使得設(shè)計(jì)師從傳統(tǒng)高度重復(fù)繁雜的繪圖勞動(dòng)中解脫出來。第二階段為20世紀(jì)80年代的CAED(計(jì)算機(jī)輔助工程設(shè)計(jì))階段:這一階段的主要特征是以邏輯摸擬、定時(shí)分析、故障仿真、自動(dòng)布局布線為核心重點(diǎn)解決電路設(shè)計(jì)的

8、功能檢測(cè)等問題,使設(shè)計(jì)能在產(chǎn)品制作之前預(yù)知產(chǎn)品的功能與性能。第三階段為20世紀(jì)90年代是EDA(電子設(shè)計(jì)自動(dòng)化)階段:這一階段的主要特征是以高級(jí)描述語(yǔ)言、系統(tǒng)仿真和綜合技術(shù)為特點(diǎn),采用自上而下的設(shè)計(jì)理念,將設(shè)計(jì)前期的許多高層次設(shè)計(jì)由EDA工具來完成。1.3 EDA技術(shù)的發(fā)展趨勢(shì)從目前的EDA技術(shù)來看，其發(fā)展趨勢(shì)是政府重視、使用普及、應(yīng)用文泛、工具多樣、軟件功能強(qiáng)大。中國(guó)EDA市場(chǎng)已漸趨成熟，不過大部分設(shè)計(jì)工程師面向的是PC主板和小型ASIC領(lǐng)域，僅有小部分（約11%）的設(shè)計(jì)人員工發(fā)復(fù)雜的片上系統(tǒng)器件。為了與臺(tái)灣和美國(guó)的設(shè)計(jì)工程師形成更有力的競(jìng)爭(zhēng)，中國(guó)的設(shè)計(jì)隊(duì)伍有必要購(gòu)入一些最新的EDA技術(shù)。在

9、信息通信領(lǐng)域，要優(yōu)先發(fā)展高速寬帶信息網(wǎng)、深亞微米集成電路、新型元器件、計(jì)算機(jī)及軟件技術(shù)、第三代移動(dòng)通信技術(shù)、信息管理、信息安全技術(shù)，積極開拓以數(shù)字技術(shù)、網(wǎng)絡(luò)技術(shù)為基礎(chǔ)的新一代信息產(chǎn)品，發(fā)展新興產(chǎn)業(yè)，培育新的經(jīng)濟(jì)增長(zhǎng)點(diǎn)。要大力推進(jìn)制造業(yè)信息化，積極開展計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助工程（CAE）、計(jì)算機(jī)輔助工藝（CAPP）、計(jì)算機(jī)機(jī)輔助制造（CAM）、產(chǎn)品數(shù)據(jù)管理（PDM）、制造資源計(jì)劃（MRPII）及企業(yè)資源管理（ERP）等。有條件的企業(yè)可開展“網(wǎng)絡(luò)制造”，便于合作設(shè)計(jì)、合作制造，參與國(guó)內(nèi)和國(guó)際競(jìng)爭(zhēng)。開展“數(shù)控化”工程和“數(shù)字化”工程。自動(dòng)化儀表的技術(shù)發(fā)展趨勢(shì)的測(cè)試技術(shù)、控制技術(shù)與計(jì)算機(jī)

10、技術(shù)、通信技術(shù)進(jìn)一步融合，形成測(cè)量、控制、通信與計(jì)算機(jī)（M3C）結(jié)構(gòu)。在ASIC和PLD設(shè)計(jì)方面，向超高速、高密度、低功耗、低電壓方向發(fā)展。外設(shè)技術(shù)與EDA工程相結(jié)合的市場(chǎng)前景看好，如組合超大屏幕的相關(guān)連接，多屏幕技術(shù)也有所發(fā)展。中國(guó)自1995年以來加速開發(fā)半導(dǎo)體產(chǎn)業(yè)，先后建立了幾所設(shè)計(jì)中心，推動(dòng)系列設(shè)計(jì)活動(dòng)以應(yīng)對(duì)亞太地區(qū)其它EDA市場(chǎng)的競(jìng)爭(zhēng)。在EDA軟件開發(fā)方面，目前主要集中在美國(guó)。但各國(guó)也正在努力開發(fā)相應(yīng)的工具。日本、韓國(guó)都有ASIC設(shè)計(jì)工具，但不對(duì)外開放 。中國(guó)華大集成電路設(shè)計(jì)中心，也提供IC設(shè)計(jì)軟件，但性能不是很強(qiáng)。相信在不久的將來會(huì)有更多更好的設(shè)計(jì)工具有各地開花并結(jié)果。據(jù)最新統(tǒng)計(jì)顯示

11、，中國(guó)和印度正在成為電子設(shè)計(jì)自動(dòng)化領(lǐng)域發(fā)展最快的兩個(gè)市場(chǎng)，年復(fù)合增長(zhǎng)率分別達(dá)到了50%和30%。EDA技術(shù)發(fā)展迅猛，完全可以用日新月異來描述。EDA技術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。EDA水平不斷提高，設(shè)計(jì)工具趨于完美的地步。EDA市場(chǎng)日趨成熟，但我國(guó)的研發(fā)水平沿很有限，需迎頭趕上。 2、總體方案設(shè)計(jì)2.1設(shè)計(jì)內(nèi)容要求設(shè)計(jì)一個(gè)能在時(shí)鐘脈沖CLK的激勵(lì)下對(duì)輸入信號(hào)FIN計(jì)數(shù)的數(shù)字頻率計(jì)。時(shí)鐘脈沖能產(chǎn)生計(jì)數(shù)使能信號(hào)EN、計(jì)數(shù)清零信號(hào)CLR、鎖存使能信號(hào)LOAD。當(dāng)EN為高電平時(shí)，啟動(dòng)計(jì)數(shù)；低電平時(shí)停止計(jì)數(shù)，并保持記錄的脈沖數(shù)。在停止計(jì)數(shù)期間，用鎖存信號(hào)的LOAD的上升沿，將計(jì)數(shù)器在前1秒鐘的計(jì)

12、數(shù)值鎖存，并由外部的的7段譯碼器譯碼，顯示計(jì)數(shù)結(jié)果，其原理框圖如下：圖2-1.數(shù)字頻率計(jì)原理框圖2.2設(shè)計(jì)方案比較方案一：用數(shù)字電路邏輯器件實(shí)現(xiàn)數(shù)字頻率計(jì)。被測(cè)量信號(hào)經(jīng)過放大與整形電路傳入十進(jìn)制計(jì)數(shù)器，變成其所要求的信號(hào)，此時(shí)數(shù)字頻率計(jì)與被測(cè)信號(hào)的頻率相同，時(shí)基電路提供標(biāo)準(zhǔn)時(shí)間基準(zhǔn)信號(hào)，此時(shí)利用所獲得的基準(zhǔn)信號(hào)來觸發(fā)控制電路，進(jìn)而得到一定寬度的閘門信號(hào)，當(dāng)1s信號(hào)傳入時(shí)，閘門開通，被測(cè)量的脈沖信號(hào)通過閘門，其計(jì)數(shù)器開始計(jì)數(shù)，當(dāng)1s信號(hào)結(jié)束時(shí)閘門關(guān)閉，停止計(jì)數(shù)。根據(jù)公式得被測(cè)信號(hào)的頻率f=NHz。 圖2-2.數(shù)字頻率計(jì)系統(tǒng)原理方框圖方案二：基于現(xiàn)場(chǎng)可編程邏輯門陣列FPGA，通過EDA技術(shù)。頻率測(cè)

13、量的基本原理是計(jì)算每秒鐘內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)。這就要求測(cè)頻控制信號(hào)發(fā)生器testpl的計(jì)數(shù)使能信號(hào)tsten能產(chǎn)生一個(gè)1秒脈寬的周期信號(hào)，并對(duì)頻率計(jì)的每一計(jì)數(shù)器cnt10的使能端en進(jìn)行同步控制。當(dāng)tsten為高電平1時(shí)，允許計(jì)數(shù)；為低電平0時(shí)停止計(jì)數(shù)，并保持其計(jì)數(shù)結(jié)果。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)load的上跳沿將計(jì)數(shù)器在前1 秒種的計(jì)數(shù)值鎖存進(jìn)16位鎖存器reg16b中。鎖存信號(hào)之后，必須有一個(gè)清零信號(hào)clr_cnt對(duì)計(jì)數(shù)器進(jìn)行清零，為下1 秒的計(jì)數(shù)操作做準(zhǔn)備。，然后由外部數(shù)碼管控制器ledcom控制的7段譯碼器ymq譯出，并穩(wěn)定顯示。圖2-3.數(shù)字頻率計(jì)系統(tǒng)原理框圖 2.3方案論

14、證方案一采用數(shù)字邏輯電路制作，用IC拼湊焊接實(shí)現(xiàn)。其特點(diǎn)是直接用現(xiàn)成的IC組合而成，簡(jiǎn)單方便，但由于使用的器件較多，連線復(fù)雜，體積大，功耗大，焊點(diǎn)和線路較多將使成品穩(wěn)定度與精確度大打折扣。方案二采用可編程邏輯器件（CPLD）制作，利用EDA軟件編程，下載燒制實(shí)現(xiàn)。將所有器件集成在一塊芯片上，體積大大減小的同時(shí)還提高了穩(wěn)定性，并且可應(yīng)用EDA軟件仿真，調(diào)試，每個(gè)設(shè)計(jì)人員可以充分利用軟件代碼，提高開發(fā)效率，縮短研發(fā)周期，降低研發(fā)成本。易于進(jìn)行功能擴(kuò)展，可以利用頻率計(jì)的核心技術(shù)，改造成其它產(chǎn)品。實(shí)現(xiàn)方法靈活，調(diào)試方便，修改容易。2.4方案選擇現(xiàn)今人們對(duì)低故障、高實(shí)時(shí)、高可靠、高穩(wěn)定的性能更加青睞，結(jié)

15、合本設(shè)計(jì)的要求及綜合以上比較的情況，我們選擇了基于現(xiàn)場(chǎng)可編程邏輯門陣列FPGA，通過EDA技術(shù)方案。3、單元模塊設(shè)計(jì)本設(shè)計(jì)由現(xiàn)場(chǎng)可編程門矩陣（FPGA）作為控制芯片，通過VreilogHDL硬件描述語(yǔ)言設(shè)計(jì)，運(yùn)用自頂而下的設(shè)計(jì)思想，按功能逐層分割實(shí)現(xiàn)層次化的設(shè)計(jì)?？傮w設(shè)計(jì)方案為由測(cè)頻控制信號(hào)發(fā)生器testpl的計(jì)數(shù)使能信號(hào)tsten能產(chǎn)生一個(gè)1秒脈寬的周期信號(hào)，并對(duì)頻率計(jì)的每一計(jì)數(shù)器cnt10的使能端en進(jìn)行同步控制。當(dāng)tsten為高電平1時(shí)，允許計(jì)數(shù)；為低電平0時(shí)停止計(jì)數(shù)，并保持其計(jì)數(shù)結(jié)果。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)load的上跳沿將計(jì)數(shù)器在前1 秒種的計(jì)數(shù)值鎖存進(jìn)16位鎖存器re

16、g16b中。鎖存信號(hào)之后，必須有一個(gè)清零信號(hào)clr_cnt對(duì)計(jì)數(shù)器進(jìn)行清零，為下1 秒的計(jì)數(shù)操作做準(zhǔn)備。，然后由外部數(shù)碼管控制器ledcom控制的7段譯碼器ymq譯出，并穩(wěn)定顯示。3.1頻率產(chǎn)生器lpm_counter0用一50MHz的時(shí)鐘輸入端clk，經(jīng)過分頻處理后從輸出端q26.0輸出27種頻率信號(hào)，從中選出三個(gè)不同頻率的信號(hào)：q25為1Hz輸入testpl的clk端，q13為測(cè)試信號(hào)輸入低位計(jì)數(shù)器的cnt10的clk端，q17為數(shù)碼管顯示選擇的掃描信號(hào)輸入數(shù)碼管控制器的clk端。3.1.1程序源代碼library ieee;use ieee.std_logic_1164.all;libr

17、ary lpm;use lpm.lpm_components.all;entity lpm_counter0 is port(clock: in std_logic ; q: out std_logic_vector (26 downto 0);end lpm_counter0;architecture syn of lpm_counter0 issignal sub_wire0: std_logic_vector (26 downto 0);component lpm_countergeneric (lpm_direction: string;lpm_port_updown: string;

18、lpm_type: string;lpm_width: natural);port(clock: in std_logic ; q: out std_logic_vector (26 downto 0);end component;beginq up,lpm_port_updown = port_unused,lpm_type = lpm_counter,lpm_width = 27)port map (clock = clock,q = sub_wire0);end syn;3.1.2時(shí)序仿真圖3.1.3模塊化電路3.2測(cè)頻控制信號(hào)發(fā)生器testpl輸入端clk收到1Hz信號(hào)后，其輸出端te

19、sten控制各個(gè)cnt10的使能，clr_cnt控制各個(gè)cnt10的清零，load控制鎖存器內(nèi)數(shù)據(jù)的輸出。3.2.1程序源代碼library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity testpl is port(clk:in std_logic;-1Hz信號(hào) tsten:out std_logic;-計(jì)數(shù)器使能信號(hào) clr_cnt:out std_logic;-計(jì)數(shù)器清零信號(hào) load:out std_logic);-鎖存器輸出控制信號(hào)end testpl;architecture art

20、of testpl is signal div2clk:std_logic;begin process(clk) begin if clkevent and clk=1then div2clk=not div2clk; -div2clk為2Hz end if ; end process; process (clk ,div2clk) begin if( clk=0and div2clk=0)then clr_cnt=1; -當(dāng)div2clk與clk同時(shí)為零時(shí)計(jì)數(shù)器清零 else clr_cnt=0; -當(dāng)div2clk處于的高電平時(shí)計(jì)數(shù)器計(jì)數(shù) end if; end process; load

21、=not div2clk; -鎖存器輸出與計(jì)數(shù)器使能信號(hào)反相 tsten=div2clk; end art;3.2.2 時(shí)序仿真圖3.2.3 模塊化電路3.3十進(jìn)制計(jì)數(shù)器cnt10有一時(shí)鐘使能輸入端en，用于鎖定計(jì)數(shù)值。當(dāng)高電平1時(shí)計(jì)數(shù)允許計(jì)數(shù)，低電平0時(shí)禁止計(jì)數(shù)。多位十進(jìn)制計(jì)數(shù)器時(shí)，最低位的計(jì)數(shù)器的clk端輸入被測(cè)信號(hào)，各計(jì)數(shù)器的進(jìn)位輸出端c10將信號(hào)輸?shù)较乱晃皇M(jìn)制計(jì)數(shù)器cnt10的輸入端clk，最高位十進(jìn)制計(jì)數(shù)器cnt10的進(jìn)位輸出端c10不處理。3.3.1程序源代碼library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_u

22、nsigned.all;entity cnt10 is port(clk,clr,en: in std_logic; -clk:計(jì)數(shù)器時(shí)鐘，clr:清零信號(hào),en:計(jì)數(shù)使能信號(hào) q: out std_logic_vector(3 downto 0);-q:4位計(jì)數(shù)結(jié)果輸出 c10: out std_logic);-計(jì)數(shù)進(jìn)位end cnt10;architecture art of cnt10 issignal cqi: std_logic_vector(3 downto 0);begin process (clk,clr) begin if clr=1 then cqi=0000; -當(dāng)輸入的

23、clr_cnt為低電平0時(shí)清零 elsif clkevent and clk=1 then if en=1 then -當(dāng)輸入的tesen為高電平1時(shí)允許計(jì)數(shù) if (cqi9) then cqi=cqi+1; else cqi=0000; -等于9則計(jì)數(shù)器清零 end if; -當(dāng)輸入的tesen為低電平0時(shí)禁止計(jì)數(shù)，鎖定計(jì)數(shù)值 end if; end if;end process;-產(chǎn)生進(jìn)位process(cqi) begin if cqi=1001 then c10=1; -當(dāng)加的9時(shí)產(chǎn)生進(jìn)位輸出 else c10=0; end if;end process;q=cqi;end art;

24、3.3.2時(shí)序仿真圖3.3.3模塊化電路3.4 16位鎖存器reg16b將已有16 位bcd碼存在于此模塊的輸入口din15.0，在信號(hào)load的上升沿后即被鎖存到寄存器reg16b的內(nèi)部，并由reg16b的輸出端dout15.0輸出，設(shè)置鎖存器的好處是，數(shù)碼管上顯示的數(shù)據(jù)穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。3.4.1 程序源代碼library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity reg16b is port (load: in std_logic;-輸出鎖存控制信號(hào) din: i

25、n std_logic_vector(15 downto 0); dout: out std_logic_vector(15 downto 0);end reg16b;architecture art of reg16b isbegin process(load,din) begin if loadevent and load=1then -load為高電平時(shí)teten為低電平，計(jì)數(shù)器禁止 dout=3 thencomclk =00;else comclk com com com comNULL; end case; end process;-對(duì)應(yīng)數(shù)碼管的輸出 process(comclk,d

26、atain)begin case comclk is when 11= dataout dataout dataout dataoutNULL; end case; end process;end art;3.5.2時(shí)序仿真圖 3.5.2模塊化電路 3.6七段數(shù)碼管的譯碼器ymq 輸入端d_in3.0將接收BCD碼信號(hào),譯碼后輸出端d_out7.0輸出8為7段數(shù)碼管信號(hào)，其中輸出的第8位均為高電平1可以使四個(gè)數(shù)碼管的小數(shù)點(diǎn)不顯示。經(jīng)譯碼器的處理輸出后數(shù)碼管顯示相應(yīng)的數(shù)值。3.6.1程序源代碼 library IEEE;use IEEE.std_logic_1164.all;entity ymq

27、 is port(d_in: in std_logic_vector(3 downto 0); -數(shù)碼管控制器輸入四位信號(hào)d_out: out std_logic_vector(7 downto 0); -輸出8位信號(hào) end ymq; -第8位d_out7為逗號(hào)architecture art of ymq isbegin process(d_in) begin case d_in is -第8位為1高電平逗號(hào)不顯示 when 0000 = d_out d_out d_out d_out d_out d_out d_out d_out d_out d_outNULL; end case; e

28、nd process;end art;3.6.2時(shí)序仿真圖3.6.3模塊化電路4、特殊器件的介紹4.1 CPLD器件介紹CPLD是Complex Programmable Logic Device的縮寫，它是有最早的PLD器件發(fā)展形成的高密度可編程邏輯器件，它具有編程靈活、集成度高、設(shè)計(jì)開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對(duì)設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無需測(cè)試、保密性強(qiáng)、價(jià)格大眾化等特點(diǎn)。 CPLD是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將

29、代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。許多公司都開發(fā)出了CPLD可編程邏輯器件。比較典型的就是Altera、Lattice、Xilinx世界三大權(quán)威公司的產(chǎn)品。如 Altera公司的MAXII器件，就是其極具代表性的一類CPLD器件，是有史以來功耗最低、成本最低的CPLD。MAX II CPLD基于突破性的體系結(jié)構(gòu)，在所有CPLD系列中，其單位I/O引腳的功耗和成本都是最低的。 Altera公司的MAX7000A系列器件是高密度、高性能的EPLD，它是基于第二代MAX結(jié)構(gòu)，采用CMOS EPROM工藝制造的。該系列的器件具有一定得典型性，其他結(jié)構(gòu)都與此結(jié)構(gòu)非常的類似。它包括邏輯陣列塊、宏單

30、元、擴(kuò)展乘積項(xiàng)、可編程連線陣列和IO控制部分。由于大多數(shù)CPLD是基于乘積項(xiàng)的“與或”結(jié)構(gòu)，故適合設(shè)計(jì)組合邏輯電路。4.2 FPGA器件介紹FPGA(FieldProgrammable Gate Array)可以達(dá)到比PLD更高的集成度，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展起來的，具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。PLD器件和FPGA的主要區(qū)別在于PLD是通過修改具有固定內(nèi)連電路得邏輯功能來進(jìn)行編程，而FPGA是通過修改一根或多根分割宏單元的基本功能塊的內(nèi)連線的布線來進(jìn)行編程。它一般由可嵌入式陣列塊（EAB）、邏輯陣列塊（LAB）、快速互聯(lián)通道(Fast Track)、I

31、O單元（IOE）組成。Altera Cyclone II 采用全銅層、低K值、1.2伏SRAM工藝設(shè)計(jì)，裸片尺寸被盡可能最小的優(yōu)化。采用300毫米晶圓，以TSMC成功的90nm工藝技術(shù)為基礎(chǔ)，Cyclone II 器件提供了4,608到68,416個(gè)邏輯單元（LE），并具有一整套最佳的功能，包括嵌入式18比特x18比特乘法器、專用外部存儲(chǔ)器接口電路、4kbit嵌入式存儲(chǔ)器塊、鎖相環(huán)（PLL）和高速差分I/O能力。Cyclone II 器件擴(kuò)展了FPGA在成本敏感性、大批量應(yīng)用領(lǐng)域的影響力，延續(xù)了第一代Cyclone器件系列的成功。由于FPGA是基于查找表（LUT）結(jié)構(gòu)的器件，且每個(gè)LAB由10

32、個(gè)LE組成，一個(gè)LE由LUT和寄存器組成，適合于時(shí)序邏輯電路的設(shè)計(jì)。4.3 EP1K30TC144器件介紹ACEX1K器件是Altera公司在2000推出的2.5V低價(jià)格SRAM工藝FPGA結(jié)構(gòu)與10KE類似，帶嵌入式存儲(chǔ)塊（EAB）,部分型號(hào)帶PLL，主要有1K10、1K30、1K50、1K100等型號(hào)。EP1K30TC144器件中，EP1K表示器件類型，30表示器件內(nèi)有30K個(gè)邏輯門，T代表封裝類型，C表示用途為商用，144表示管腳數(shù)為144。其引腳圖如圖4-3所示 圖4-3 EP1K30TC5、最小系統(tǒng)原理圖5-1電路原理圖本設(shè)計(jì)的電路實(shí)現(xiàn)是基于FPGA最小系統(tǒng)原理圖，再配以所需的外設(shè)。最小系統(tǒng)設(shè)計(jì)包含了時(shí)鐘產(chǎn)生電路模塊、程序下載配置電路模塊、電源電路模塊，通過連線將各個(gè)模塊進(jìn)行連接成最小系統(tǒng)。由于本設(shè)計(jì)電路比較簡(jiǎn)單，外設(shè)比較少，模擬實(shí)現(xiàn)信號(hào)輸入，四個(gè)7段數(shù)碼管模擬實(shí)現(xiàn)頻率顯示。我們對(duì)外設(shè)也作了擴(kuò)展準(zhǔn)備，將FPGA芯片的IO引腳進(jìn)行了插針引出，以方便后續(xù)電路的擴(kuò)展。將外設(shè)與最小系統(tǒng)進(jìn)行合理正確連接，即可實(shí)現(xiàn)本設(shè)計(jì)的電路原理要求。6、系統(tǒng)仿真及調(diào)試6.1仿真將各個(gè)模塊連接后實(shí)現(xiàn)的數(shù)字頻率計(jì)原理圖電路如下：通過QuartusII軟件進(jìn)行