電子測(cè)量技術(shù)課程設(shè)計(jì)

1、 電子測(cè)量技術(shù)課程設(shè)計(jì)本文從dds基本原理出發(fā)，利用fpga來(lái)產(chǎn)生正弦波，可以實(shí)現(xiàn)頻率和相位的控制和調(diào)節(jié)。相對(duì)于現(xiàn)在的dds芯片，fpga更加的靈活和方便。同時(shí)，也是未來(lái)得發(fā)展方向。一、設(shè)計(jì)要求 1基本要求（1）制作完成一路正弦波信號(hào)輸出，頻率范圍20hz20khz；（2）具有頻率設(shè)置和頻率步進(jìn)功能，頻率步進(jìn)10hz；（3）輸出信號(hào)頻率穩(wěn)定度優(yōu)于10-5，用示波器觀察時(shí)無(wú)明顯失真；（4）輸出電壓幅度：在10k負(fù)載電阻上的電壓峰-峰值vopp20v；（5）數(shù)字顯示正弦波的電壓有效值、頻率等，電壓有效值精度5%，頻率精度0.1%。2發(fā)揮部分（1）將正弦波輸出信號(hào)擴(kuò)展到三相輸出，波形無(wú)明顯失真，頻率

2、可調(diào)范圍擴(kuò)展到1hz30khz，頻率步進(jìn)1hz；（2）在上述信號(hào)頻率范圍內(nèi)，任兩相間的相位差在0359范圍內(nèi)可任意預(yù)置，相位差步進(jìn)1；（3）在1hz30khz頻率范圍內(nèi)，增加矩形波輸出信號(hào)，頻率可任意預(yù)置，頻率步進(jìn)2hz，頻率精度0.05%；矩形波信號(hào)的占空比可以預(yù)置，占空比步進(jìn)，當(dāng)占空比為時(shí)，誤差；（4）信號(hào)發(fā)生器能輸出載波頻率約為10khz的調(diào)頻信號(hào)輸出，要求調(diào)制信號(hào)頻率在100hz1khz頻率范圍內(nèi)可變，用示波器觀察載波信號(hào)無(wú)明顯失真； 二、設(shè)計(jì)方案方案一：用專用的dds芯片adi公司的ad9959，ad9959可以實(shí)現(xiàn)最多16電平的頻率、相位和幅度調(diào)制，還可以工作在線性調(diào)頻、調(diào)相或調(diào)幅

3、模式。ad9959的應(yīng)用范圍包括相控陣列雷達(dá)盧納系統(tǒng)、儀表、同步時(shí)鐘和rf信號(hào)源，并且有4路帶10位dac的dds通道，最高取樣頻率為500 msps，完全可以滿足題目要求。方案二：fpga實(shí)現(xiàn)dds技術(shù)，把dds中的rom改用sram，sram作為一個(gè)波形抽樣數(shù)據(jù)的公共存儲(chǔ)器，只要改變存儲(chǔ)波形信息的數(shù)據(jù)，就可以靈活地實(shí)現(xiàn)任意波形發(fā)生器。方案比較：方案一中使用到專用的dds芯片，利用專門dds芯片開(kāi)發(fā)的信號(hào)源比較多，它們輸出頻率高、波形好、功能也較多，但它們的rom里一般都只存有一種波形（正弦波），加上一些外圍電路也能產(chǎn)生少數(shù)幾種波形，但速度受到很大的限制，因此使用不是很靈活。用fpga設(shè)計(jì)d

4、ds電路比采用專用dds芯片更為靈活。因?yàn)橹灰淖僺ram中的數(shù)據(jù)，就可以產(chǎn)生任意波形，因而具有相當(dāng)大的靈活性。fpga芯片還支持在線升級(jí)，將dds設(shè)計(jì)嵌入到fpga芯片所構(gòu)成的系統(tǒng)中，并采用流水線技術(shù)，其系統(tǒng)成本并不會(huì)增加多少，而購(gòu)買專用芯片的價(jià)格則是前者的很多倍。因此，采用fpga來(lái)設(shè)計(jì)dds系統(tǒng)具有很高的性能價(jià)格比。因此我們選擇方案一。三、單元模塊設(shè)計(jì)本系統(tǒng)由fpga、單片機(jī)控制模塊、鍵盤、lcd液晶顯示屏、dac輸出電路和穩(wěn)壓電源電路構(gòu)成。用fpga實(shí)現(xiàn)直接數(shù)字頻率合成技術(shù)（dds），產(chǎn)生正弦波、方波、三角波，合成fsk、ask、psk、am、fm 等信號(hào)。采用單片機(jī)atmage128

5、控制直接數(shù)字頻率合成器（dds）的工作、按鍵及顯示。整個(gè)系統(tǒng)結(jié)構(gòu)緊湊，電路簡(jiǎn)單，功能強(qiáng)大，可擴(kuò)展性強(qiáng)1. 系統(tǒng)框圖2、fpga dds模塊（參考附錄）3、單片機(jī)最小系統(tǒng)級(jí)顯示電路4、da轉(zhuǎn)換器模塊5、3路opa452,后級(jí)運(yùn)算放大電路四、系統(tǒng)軟件設(shè)計(jì)1、單片機(jī)顯示控制程序流程圖(如附錄a)五、系統(tǒng)功能、指標(biāo)參數(shù)1、系統(tǒng)功能：實(shí)現(xiàn)三相三相正弦信號(hào)輸出設(shè)定輸出誤差506hz505.8hz0.2hz1000hz999.7hz0.3hz20548hz20547.5hz0.5hz50000hz49999.9hz0.1hz從以上數(shù)據(jù)可以得出，系統(tǒng)完全符合指標(biāo)。測(cè)試儀器tektronix tds 2024b

6、 示波器 luyang yb1731b 3a dc power supply;數(shù)英 tfg3150l dds函數(shù)信號(hào)發(fā)生器六、設(shè)計(jì)總結(jié) 本設(shè)計(jì)提出了一種使用經(jīng)濟(jì)有效的低頻信號(hào)發(fā)生器的設(shè)計(jì)方法，系統(tǒng)可以實(shí)現(xiàn)各種頻率各種相位的輸出,可以實(shí)現(xiàn)ask、fsk調(diào)制信號(hào)的輸出，其他的調(diào)制信號(hào)也可在以后系統(tǒng)升級(jí)中需要的時(shí)候設(shè)置，也可在載波位10k模擬調(diào)頻信號(hào)的輸出,調(diào)制信號(hào)在100hz到1khz范圍內(nèi)可調(diào)。系統(tǒng)功能強(qiáng)大，更可以升級(jí)擴(kuò)長(zhǎng)，系統(tǒng)dds部分用的是 verilog hdl和vhdl混合編程實(shí)現(xiàn)，可以很方便的下載到fpga芯片中測(cè)試，可以得到廣泛的應(yīng)用。 參考文獻(xiàn) 1信號(hào)與系統(tǒng)，alan v.oppe

7、nheim著，西安：西安交通大學(xué)出版社，1997年； 2vhdl高等教程，劉明業(yè)著，北京：清華大學(xué)出版社，2004年； 3verilog 數(shù)字系統(tǒng)設(shè)計(jì)，夏宇聞著，北京：北京航空航天大學(xué)出版社，2008年； 4基于fpga的dds調(diào)頻信號(hào)得研究與實(shí)現(xiàn)，石偉，宋躍，李琳著，湖南：湖南科技大學(xué)，2000年；附錄a 附錄b 附錄c dds得vhdl程序:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;use work.sine_lut_pkg.al

8、l;package dds_synthesizer_pkg is component dds_synthesizer generic( ftw_width : integer ); port( clk_i : in std_logic; rst_i : in std_logic; ftw_i : in std_logic_vector(ftw_width-1 downto 0); phase_i : in std_logic_vector(phase_width-1 downto 0); phase_o : out std_logic_vector(phase_width-1 downto 0

9、); ampl_o : out std_logic_vector(ampl_width-1 downto 0) ); end component;end dds_synthesizer_pkg;package body dds_synthesizer_pkg isend dds_synthesizer_pkg;- entity definitionlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;use work.sine_lut_pkg.a

10、ll;entity dds_synthesizer is generic( ftw_width : integer := 32 ); port( clk_i : in std_logic; rst_i : in std_logic; ftw_i : in std_logic_vector(ftw_width-1 downto 0); phase_i : in std_logic_vector(phase_width-1 downto 0); phase_o : out std_logic_vector(phase_width-1 downto 0); ampl_o : out std_logi

11、c_vector(ampl_width-1 downto 0) );end dds_synthesizer;architecture dds_synthesizer_arch of dds_synthesizer is signal ftw_accu : std_logic_vector(ftw_width-1 downto 0); signal phase : std_logic_vector(phase_width-1 downto 0); signal lut_in : std_logic_vector(phase_width-3 downto 0); signal lut_out :

12、std_logic_vector(ampl_width-1 downto 0); signal lut_out_delay : std_logic_vector(ampl_width-1 downto 0); signal lut_out_inv_delay : std_logic_vector(ampl_width-1 downto 0); signal quadrant_2_or_4 : std_logic; signal quadrant_3_or_4 : std_logic; signal quadrant_3_or_4_delay : std_logic; signal quadra

13、nt_3_or_4_2delay : std_logic;begin phase_o = phase; quadrant_2_or_4 = phase(phase_width-2); quadrant_3_or_4 = phase(phase_width-1); lut_in = phase(phase_width-3 downto 0) when quadrant_2_or_4 = 0 else conv_std_logic_vector(2*(phase_width-2)-conv_integer(phase(phase_width-3 downto 0), phase_width-2);

14、 ampl_o = lut_out_delay when quadrant_3_or_4_2delay = 0 else lut_out_inv_delay; process (clk_i, rst_i) begin if rst_i = 1 then ftw_accu 0); phase 0); elsif clk_ievent and clk_i = 1 then ftw_accu = conv_std_logic_vector(conv_integer(ftw_accu) + conv_integer(ftw_i), ftw_width); phase = conv_std_logic_

15、vector(conv_integer(ftw_accu(ftw_width-1 downto ftw_width-phase_width) + conv_integer(phase_i), phase_width); if quadrant_2_or_4 = 1 and phase(phase_width - 3 downto 0) = conv_std_logic_vector (0, phase_width - 2) then lut_out = conv_std_logic_vector(2*(ampl_width - 1) - 1, ampl_width); else lut_out = sine_lut(conv_integer(lut_in); end if; q