現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)——課程設(shè)計(jì)

1、現(xiàn)代電子系統(tǒng)課程設(shè)計(jì)Modern electronic system course design學(xué)分：2 周數(shù)：2一、 進(jìn)度安排布置課題和講解：1天查閱資料、設(shè)計(jì)：4天實(shí)驗(yàn)：3天撰寫報(bào)告：2天二、 成績(jī)考核達(dá)標(biāo)要求：1、根據(jù)據(jù)設(shè)計(jì)題目進(jìn)行系統(tǒng)功能分析，根據(jù)系統(tǒng)功能分析的結(jié)果給出系統(tǒng)的邏輯算法，系統(tǒng)框架；給出采用流程圖或描述語言等手段描述的系統(tǒng)邏輯功能；據(jù)此完成系統(tǒng)方案設(shè)計(jì)并進(jìn)行論證，根據(jù)該方案進(jìn)行系統(tǒng)設(shè)計(jì)。提交實(shí)現(xiàn)受控器及控制器的VHDL源程序以及仿真結(jié)果。2、在GW48-SOPC實(shí)驗(yàn)開發(fā)系統(tǒng)上完成系統(tǒng)的物理實(shí)現(xiàn)。3、對(duì)試驗(yàn)結(jié)果進(jìn)行必要的分析。4、根據(jù)要求完成課程設(shè)計(jì)報(bào)告書。考核方式：可根據(jù)學(xué)

2、生設(shè)計(jì)的VHDL源程序、硬件原理圖、軟件流程圖和課程設(shè)計(jì)報(bào)告書的質(zhì)量及實(shí)驗(yàn)完成情況評(píng)定成績(jī)，在條件容許時(shí)也可進(jìn)行答辯考核。報(bào)告（包括答辯）成績(jī)占70，實(shí)驗(yàn)成績(jī)占30。三、 課程設(shè)計(jì)報(bào)告格式、內(nèi)容要求課程設(shè)計(jì)報(bào)告應(yīng)包括方案設(shè)計(jì)與論證、電路圖、VHLD源程序及軟件流程圖等設(shè)計(jì)文件、FPGA時(shí)序仿真結(jié)果、實(shí)驗(yàn)結(jié)果分析等方面，報(bào)告書要求字跡工整，語言簡(jiǎn)練、文字通順。報(bào)告書應(yīng)以十六開紙書寫，四周留有邊框，并裝訂成冊(cè)。其格式要求如下：1封面（模板從學(xué)校校園網(wǎng)上下載）封面應(yīng)包括題目、學(xué)生姓名、學(xué)號(hào)、班級(jí)、日期等相關(guān)信息。2 任務(wù)書（由指導(dǎo)老師提供）3 摘要摘要要求400字以內(nèi)。主要包括總體方案，實(shí)現(xiàn)方法，實(shí)

3、現(xiàn)的功能、特點(diǎn)等。4 目錄可采用二三級(jí)目錄結(jié)構(gòu)。 5正文正文應(yīng)包含課程設(shè)計(jì)報(bào)告內(nèi)容要求中所列出的每一方面的內(nèi)容，一般可按章節(jié)結(jié)構(gòu)撰寫。1) 方案設(shè)計(jì)與論證本章應(yīng)包含方案的比較與對(duì)為何采用此方案的論證。在方案比較中應(yīng)至少提供兩種以上的實(shí)現(xiàn)方案，每種方案只需提供原理框圖并說明每個(gè)方案的特點(diǎn)，說明各自的優(yōu)缺點(diǎn)。在原理框圖的基礎(chǔ)上應(yīng)采用現(xiàn)代電子系統(tǒng)設(shè)計(jì)方法進(jìn)行系統(tǒng)設(shè)計(jì)，對(duì)系統(tǒng)的各組成環(huán)節(jié)進(jìn)行原理說明。2） 電路圖及設(shè)計(jì)文件電路圖應(yīng)采用Protel或Orcad等電路設(shè)計(jì)CAD軟件繪制，軟件流程圖應(yīng)采用Visio繪制，VHDL源程序內(nèi)容應(yīng)規(guī)范、清晰、工整、合乎規(guī)范。3） FPGA時(shí)序仿真結(jié)果應(yīng)給出測(cè)試向量

4、、全機(jī)與關(guān)鍵器件的時(shí)序波形，并給出相應(yīng)的分析結(jié)果說明。4） 測(cè)試結(jié)果分析根據(jù)設(shè)計(jì)要求及實(shí)驗(yàn)結(jié)果對(duì)本次設(shè)計(jì)結(jié)果作出評(píng)估，提出存在問題，產(chǎn)生問題的原因及解決方法。題目一 數(shù)字移相信號(hào)發(fā)生器設(shè)計(jì)1、任務(wù)與要求 基于DDS技術(shù)利用VHDL設(shè)計(jì)并制作一個(gè)數(shù)字式移相信號(hào)發(fā)生器。（1）基本要求： a頻率范圍：1Hz4kHz，頻率步進(jìn)為1Hz，輸出頻率可預(yù)置。 bA、B兩路正弦信號(hào)輸出，10位輸出數(shù)據(jù)寬度c相位差范圍為0359，步進(jìn)為1.4，相位差值可預(yù)置。 d數(shù)字顯示預(yù)置的頻率（10進(jìn)制）、相位差值。（2）發(fā)揮部分a修改設(shè)計(jì)，增加幅度控制電路（如可以用一乘法器控制輸出幅度）。 b輸出幅度峰峰值0.13.0V

5、，步距0.1V，顯示預(yù)置值。c其它。2、系統(tǒng)原理框圖圖1-1 DDS數(shù)字移相調(diào)頻原理框圖建議選擇模式3：用數(shù)碼管1、2顯示相位字PWORD輸入，用數(shù)碼管5、6、7、8顯示頻率字FWORD輸入，用數(shù)碼管3、4顯示輸出電壓。附：超高速A/D、D/A板GW_ADDA說明GW_ADDA板含兩片10位超高速DAC（轉(zhuǎn)換速率最高150MHz）和一片8位ADC（轉(zhuǎn)換速率最高50MHz），另2片3dB帶寬大于260MHz的高速運(yùn)放組成變換電路。GW_ADDA板上所有的A/D和D/A全部處于使能狀態(tài)，除了數(shù)據(jù)線外，任一器件的控制信號(hào)線只有時(shí)鐘線，這有利于高速控制和直接利用MATLAB/DSP Builder工具

6、的設(shè)計(jì)。GW_ADDA板上工作時(shí)鐘必須由FPGA的I/O口提供，且DAC和ADC的工作時(shí)鐘是分開的。無法直接利用MATLAB和DSP Builder進(jìn)行自動(dòng)流程的設(shè)計(jì)，優(yōu)點(diǎn)是時(shí)鐘頻率容易變化，且可通過Cyclone中的PLL的到幾乎任何時(shí)鐘頻率。由此即可測(cè)試ADC和DAC的最高轉(zhuǎn)換頻率。兩個(gè)電位器可分別調(diào)協(xié)兩個(gè)D/A輸出的幅度（輸出幅度峰峰值不可大于5V，否則波形失真）；模擬信號(hào)從接插口的2針“AIN”輸入，J1和J2分別是模擬信號(hào)輸出的PA、PB口，也可在兩掛鉤處輸出，分別是兩個(gè)10位DA5651輸出口。注意，使用A/D，D/A板必須打開GW48-PK2主系統(tǒng)板上的+/-12V電源，用后關(guān)閉

7、！附圖1-1 SOPC GWAC6/12 板AD_DA 板接口原理圖 題目二 直流電機(jī)控制設(shè)計(jì)1、任務(wù)與要求 利用PWM控制技術(shù)實(shí)現(xiàn)直流電機(jī)的速度控制。（1）基本要求： a速度調(diào)節(jié)：4檔，數(shù)字顯示其檔位。b能控制電機(jī)的旋轉(zhuǎn)方向。c通過紅外光電電路測(cè)得電機(jī)的轉(zhuǎn)速，設(shè)計(jì)頻率計(jì)用4位10進(jìn)制顯示電機(jī)的轉(zhuǎn)速。（2）發(fā)揮部分a設(shè)計(jì)“去抖動(dòng)”電路，實(shí)現(xiàn)直流電機(jī)轉(zhuǎn)速的精確測(cè)量。b修改設(shè)計(jì)，實(shí)現(xiàn)直流電機(jī)的閉環(huán)控制，旋轉(zhuǎn)速度可設(shè)置。c其它。2、系統(tǒng)原理框圖圖2-1 直流電機(jī)控制原理框圖圖2-2 PWM控制電路原理圖建議選擇模式5：用鍵1控制旋轉(zhuǎn)方向，鍵2控制旋轉(zhuǎn)速度。附：步進(jìn)電機(jī)和直流電機(jī)使用說明附圖2-1 電

8、機(jī)引腳連接原理圖附圖2-1是實(shí)驗(yàn)系統(tǒng)上的兩個(gè)電機(jī)的引腳圖，是以標(biāo)準(zhǔn)引腳方式標(biāo)注的。直流電機(jī)的MA1和MA2相為PWM輸入控制端，cont為光電輸出給FPGA的轉(zhuǎn)速脈沖，接PIO66。注意，不作電機(jī)實(shí)驗(yàn)時(shí)要通過3個(gè)跳線座，禁止它們；如其中JM0是步進(jìn)電機(jī)的開關(guān)跳線，如此等等。題目三 簡(jiǎn)易數(shù)字頻率計(jì)設(shè)計(jì)1、任務(wù)與要求 設(shè)計(jì)一個(gè)具有如下功能的簡(jiǎn)易頻率計(jì)。（1）基本要求： a被測(cè)信號(hào)的頻率范圍為120kHz，用4位數(shù)碼管顯示數(shù)據(jù)。b測(cè)量結(jié)果直接用十進(jìn)制數(shù)值顯示。c被測(cè)信號(hào)可以是正弦波、三角波、方波，幅值13V不等。d具有超量程警告（可以用LED燈顯示，也可以用蜂鳴器報(bào)警）。e當(dāng)測(cè)量脈沖信號(hào)時(shí)，能顯示其

9、占空比（精度誤差不大于1%）。（2）發(fā)揮部分a修改設(shè)計(jì)，實(shí)現(xiàn)自動(dòng)切換量程。b構(gòu)思方案，使整形時(shí)，跳變閾值自動(dòng)進(jìn)行調(diào)節(jié)，以實(shí)現(xiàn)擴(kuò)寬被測(cè)信號(hào)的幅值范圍。c其它。2、系統(tǒng)原理框圖圖3-1 系統(tǒng)原理框圖圖3-2 放大整形原理框圖建議選擇模式5：用鍵1控制量程切換，鍵2控制計(jì)算占空比。附：超高速A/D、D/A板GW_ADDA說明GW_ADDA板含兩片10位超高速DAC（轉(zhuǎn)換速率最高150MHz）和一片8位ADC（轉(zhuǎn)換速率最高50MHz），另2片3dB帶寬大于260MHz的高速運(yùn)放組成變換電路。GW_ADDA板上所有的A/D和D/A全部處于使能狀態(tài)，除了數(shù)據(jù)線外，任一器件的控制信號(hào)線只有時(shí)鐘線，這有利于高

10、速控制和直接利用MATLAB/DSP Builder工具的設(shè)計(jì)。GW_ADDA板上工作時(shí)鐘必須由FPGA的I/O口提供，且DAC和ADC的工作時(shí)鐘是分開的。無法直接利用MATLAB和DSP Builder進(jìn)行自動(dòng)流程的設(shè)計(jì)，優(yōu)點(diǎn)是時(shí)鐘頻率容易變化，且可通過Cyclone中的PLL的到幾乎任何時(shí)鐘頻率。由此即可測(cè)試ADC和DAC的最高轉(zhuǎn)換頻率。兩個(gè)電位器可分別調(diào)協(xié)兩個(gè)D/A輸出的幅度（輸出幅度峰峰值不可大于5V，否則波形失真）；模擬信號(hào)從接插口的2針“AIN”輸入，J1和J2分別是模擬信號(hào)輸出的PA、PB口，也可在兩掛鉤處輸出，分別是兩個(gè)10位DA5651輸出口。注意，使用A/D，D/A板必須打

11、開GW48-PK2主系統(tǒng)板上的+/-12V電源，用后關(guān)閉！附圖3-1 SOPC GWAC6/12 板AD_DA 板接口原理圖 題目四 堆棧處理器的設(shè)計(jì)1、任務(wù)與要求 設(shè)計(jì)一個(gè)具有如下功能的堆棧處理器。（1）基本要求： a與外部數(shù)據(jù)線的數(shù)據(jù)交換符合堆棧要求（先進(jìn)后出）； b對(duì)存儲(chǔ)的數(shù)據(jù)能進(jìn)行算術(shù)運(yùn)算；c數(shù)據(jù)位數(shù)不少于8位；d通過數(shù)碼管顯示操作數(shù)據(jù)及運(yùn)算結(jié)果。（2）發(fā)揮部分a具有錯(cuò)誤提示功能；b數(shù)據(jù)位數(shù)不少于16位；c其它。2、系統(tǒng)原理框圖圖4-1 系統(tǒng)原理框圖圖4-2 堆棧存儲(chǔ)器結(jié)構(gòu)建議用VHDL語言進(jìn)行編寫，也可用LPM模塊進(jìn)行定制ram、乘法器和除法器等器件。為了便于測(cè)試ram中字?jǐn)?shù)可設(shè)置的少一些。電路結(jié)構(gòu)建議選擇模式5。用1或2