一種基于雙環(huán)控制的自適應(yīng)電壓調(diào)節(jié)電路設(shè)計(jì)#

1、一種基于雙環(huán)控制的自適應(yīng)電壓調(diào)節(jié)電路設(shè)計(jì)彭宣霖，羅 萍，付松林，李航標(biāo)，王東俊#*（電子科技大學(xué)微電子與固體電子學(xué)院，成都610054）5 矚慫潤厲釤瘞睞櫪廡賴賃軔。摘要：本文提出了一種基于雙環(huán)控制的自適應(yīng)電壓調(diào)節(jié)電路。變換器的控制電路可以根據(jù)延遲線檢測原理找到滿足負(fù)載工作的最小供電電壓，同時(shí),變換器輸出電壓具有較小的紋波。0.13 mCMOS 工藝下的 HSPICE 仿真表明，該自適應(yīng)電壓調(diào)節(jié)電路的負(fù)載工作頻率為 30MHz-120MHz ，對應(yīng)的輸出電壓在 0.7V-1.5V 之間，系統(tǒng)具有良好的穩(wěn)定性能。 聞創(chuàng)溝燴鐺10險(xiǎn)愛氌譴凈禍測。關(guān)鍵詞：雙環(huán)控制；自適應(yīng)電壓調(diào)節(jié)；延遲線檢測中圖分類

2、號(hào)：TN4殘騖樓諍錈瀨濟(jì)溆塹籟婭騍。The Design of Adaptive Voltage Scaling System Based on Dual-loop Control釅錒極額閉鎮(zhèn)檜豬訣錐顧15 葒。Peng Xuanlin, Luo Ping, Fu Songlin, Li Hangbiao, Wang Dongjun 彈貿(mào)攝爾霽斃攬磚鹵廡詒爾。 (School of Microelectronics and Solid-state Electronics of UESTC,Chengdu 610054) 謀蕎摶篋飆鐸懟類蔣薔點(diǎn)鉍。Abstract:A dual-loop con

3、ctrolled Adaptive Voltage Scaling(AVS) system is proposed in this paper.20 The control circuits finds the minimum supply voltage based on the delay-line detection theory to satisfy the work needs of load. Besides, this converters output voltage has lower ripple. Based ona 0.13 m CMOS process, simula

4、tion results show that the load works at the frequency of30MHz-120MHz, the corresponding output voltage range is 0.7V-1.5V; this proposed AVS system has a good stability. 廈礴懇蹣駢時(shí)盡繼價(jià)騷巹癩。25Keywords: Dual-loop control；Adaptive Voltage Scaling ；Delay-line detection 煢楨廣鰳鯡選塊網(wǎng)羈淚鍍齊。引言隨著半導(dǎo)體技術(shù)的不斷發(fā)展，作為供電負(fù)載的復(fù)雜電子

5、部件（如數(shù)字信號(hào)處理器DSP、中央處理器CPU 等）的單位芯片面積功耗不斷上升。其功耗主要部分的動(dòng)態(tài)功耗與工作頻率30 成正比，與工作電壓的平方成正比 1 。因此，在完成相同任務(wù)情況下，適當(dāng)降低工作電壓，則負(fù)載消耗的能量將明顯減小。 鵝婭盡損鵪慘歷蘢鴛賴縈詰。自適應(yīng)電壓調(diào)節(jié)技術(shù)（ AVS ）是一種閉環(huán)的電壓調(diào)節(jié)方式，它可根據(jù)不同的工藝偏差、溫度和負(fù)載工作頻率實(shí)時(shí)自適應(yīng)調(diào)節(jié)負(fù)載工作電壓，使其能量消耗最小。在之前的研究中， 有根據(jù)電壓調(diào)節(jié)過程中負(fù)載電路運(yùn)行出錯(cuò)率來調(diào)節(jié)電壓，同時(shí)用錯(cuò)誤校正機(jī)制來糾正錯(cuò)誤以實(shí)現(xiàn)35自適應(yīng)電壓調(diào)節(jié) 2 ；有基于有限狀態(tài)機(jī)設(shè)計(jì)了全數(shù)字的不需要PID 補(bǔ)償?shù)淖赃m應(yīng) BUCK

6、功率變換器 3 ；以及采用多節(jié)點(diǎn)復(fù)位延遲鏈結(jié)構(gòu)的自適應(yīng)電路4 。但以上方法的電路實(shí)現(xiàn)均較復(fù)雜。 籟叢媽羥為贍僨蟶練淨(jìng)櫧撻。本文提出了一種基于延遲線檢測原理的、采用雙環(huán)控制的自適應(yīng)電壓調(diào)節(jié)電路，在給定的工作頻率下，能夠?qū)㈦妷赫{(diào)節(jié)到負(fù)載能夠正常工作的最低點(diǎn)。同時(shí)，由于采用基于脈寬調(diào)制40（ PWM ）模式的模擬主環(huán)路，該電壓調(diào)節(jié)器具有更小的輸出電壓紋波。預(yù)頌圣鉉儐歲齦訝驊糴買基金項(xiàng)目： 本項(xiàng)目受高等學(xué)校博士學(xué)科點(diǎn)專項(xiàng)科研基金項(xiàng)目（20120185110005）和國家自然科學(xué)基金項(xiàng)目（ 61274027）資助作者簡介： 彭宣霖（ 1989-），男，碩士研究生，主要從事模擬集成電路及開關(guān)電源方面研究通

7、信聯(lián)系人：羅 萍（ 1968-），女，教授，微電子科學(xué)與技術(shù). E-mail:1 / 9闥。整體架構(gòu)設(shè)計(jì)系統(tǒng)的整體結(jié)構(gòu)及思想本文所提出的基于雙環(huán)控制的自適應(yīng)電壓調(diào)節(jié)電路系統(tǒng)架構(gòu)如下圖1 所示。PMOSLXLV outV inNMOSC負(fù)載驅(qū)動(dòng)及死區(qū)控制fVPWM 環(huán)路控制V refDAC55Delay-DTDCO校正算法錯(cuò)誤計(jì)數(shù)時(shí)鐘計(jì)數(shù)V ref +VCMP1EEEDigital_AND2cmpF_ENV ref -VCMP245圖 1 本文所提自適應(yīng)電壓調(diào)節(jié)系統(tǒng)的整體結(jié)構(gòu)Fig.1 The top structure of proposed Adaptive Voltage Scaling

8、system 滲釤嗆儼勻諤鱉調(diào)硯錦鋇絨。圖 1 所示電路中， BUCK變換器的模擬主環(huán)路如圖中短虛線箭頭所示，主要由BUCK 變換器拓?fù)浣Y(jié)構(gòu)、 PWM 環(huán)路控制和驅(qū)動(dòng)及死區(qū)控制三部分構(gòu)成。數(shù)字控制部分電路如圖中長虛50 線箭頭所示，主要包括延遲線檢測模塊（ Delay-DT ）、數(shù)字控制振蕩器（ DCO ）、數(shù)字比較器（ Digital_cmp ）以及校正算法等模塊。 將基于延遲線檢測的數(shù)字控制邏輯電路通過數(shù)字-模擬轉(zhuǎn)換器（ DAC ）與 BUCK 變換器的模擬主環(huán)路相結(jié)合，構(gòu)成基于雙環(huán)控制的自適應(yīng)電壓調(diào)節(jié)電路。鐃誅臥瀉噦圣騁貺頂廡縫勵(lì)。圖 1 里陰影框中的頻率-電壓（ f V ）關(guān)系曲線為負(fù)

9、載正常工作時(shí)的工作頻率與工作電壓關(guān)55系對應(yīng)曲線； PWM 環(huán)路控制模塊包括環(huán)路補(bǔ)償（EA ）以及鋸齒波比較器；CMP1 和 CMP2為判斷是否開啟數(shù)字控制部分電路的兩個(gè)比較器，Vref 和 Vref 為根據(jù) Vref 設(shè)置的兩個(gè)閾值電壓。擁締鳳襪備訊顎輪爛薔報(bào)贏。對于以數(shù)字門電路為主的數(shù)字負(fù)載，不同的工作頻率對應(yīng)著不同的最小工作電壓。在某一固定工作頻率處，所對應(yīng)的最小工作電壓是由其關(guān)鍵路徑的長度所決定的5 。因此，本文所60 提出的自適應(yīng)電壓調(diào)節(jié)電路，采用延遲線檢測原理。使用延遲線作為負(fù)載關(guān)鍵路徑的復(fù)制，通過延遲線的延遲特性判斷當(dāng)前工作電壓是否滿足負(fù)載在該工作頻率下的需要。同時(shí)，通過計(jì)數(shù)統(tǒng)計(jì)

10、，避免輸出電壓波動(dòng)對檢測結(jié)果的影響。贓熱俁閫歲匱閶鄴鎵騷鯛漢。本文所提AVS 電路屬于調(diào)頻調(diào)壓電路。首先，確定負(fù)載的工作頻率，再通過延遲線檢測等確定BUCK 變換器的輸出電壓。當(dāng)電路處于穩(wěn)態(tài)時(shí)，變換器僅由工作在PWM 模式的模65擬主環(huán)路工作，因此，輸出電壓具有較小的紋波；當(dāng)電路處于調(diào)頻 調(diào)壓過程中時(shí)，由數(shù)字控制邏輯電路確定DAC 的輸出參考電壓，配合模擬主環(huán)路進(jìn)行系統(tǒng)輸出電壓的調(diào)節(jié)。壇摶鄉(xiāng)囂懺蔞鍥鈴氈淚躋馱。系統(tǒng)工作流程本文提出的自適應(yīng)電壓調(diào)節(jié)電路在調(diào)壓時(shí)的工作過程為：先僅有模擬主環(huán)路工作，然后數(shù)字2 / 970控制邏輯電路與模擬主環(huán)路配合工作。具體工作流程如下圖2 所示。 蠟變黲癟報(bào)倀鉉錨

11、鈰贅籜葦。系統(tǒng)調(diào)頻信號(hào)使能，查找fV對照表確定DCO 的輸出頻率、預(yù)置 DAC 的輸出電壓 V ref關(guān)閉數(shù)字控制部分邏輯電路，僅模擬主環(huán)路工作N判斷輸出電壓 Vout 是否在改變 DAC 的控制碼，輸出（Vref - V， V ref+ V ）內(nèi)新的參考電壓 VrefNY開啟數(shù)字控制部分邏輯電延遲線檢測及統(tǒng)計(jì)結(jié)果表明 V out 是否路，配合模擬主環(huán)路工作剛好滿足負(fù)載需要Y調(diào)壓過程結(jié)束，輸出電壓穩(wěn)定圖 2 所提自適應(yīng)電壓調(diào)節(jié)電路的調(diào)壓流程Fig.2 The voltage regulate process of proposed AVS system 買鯛鴯譖曇膚遙閆擷凄屆嬌。在圖 1所示電

12、路中的數(shù)字邏輯部分電路，Delay-DT 模塊在負(fù)載工作的每個(gè)時(shí)鐘周期判斷變75換器的輸出電壓是否滿足負(fù)載工作的需要；錯(cuò)誤計(jì)數(shù)用以對Delay-DT 模塊的高電平計(jì)數(shù)，時(shí)鐘計(jì)數(shù)用以對 DCO 的振蕩輸出信號(hào)進(jìn)行計(jì)數(shù)。當(dāng)系統(tǒng)開啟數(shù)字控制部分邏輯電路后，該部分的工作分為以下兩種情況：綾鏑鯛駕櫬鶘蹤韋轔糴飆鈧。第一種情況： 如果初始負(fù)載的工作電壓較低，負(fù)載不能正常工作， 延遲線檢測邏輯輸出高電平，經(jīng)反相后為低電平。此時(shí)，錯(cuò)誤計(jì)數(shù)器的值小于時(shí)鐘計(jì)數(shù)器的值的一半，計(jì)數(shù)結(jié)果通過80數(shù)字比較器后，校正算法模塊接收數(shù)字比較器的輸出信號(hào)，增加DAC 控制碼的值，進(jìn)而使得參考電壓 Vref 值增大。最終，通過BU

13、CK 變換器模擬環(huán)路使得輸出電壓上升，直到輸出電壓剛好滿足負(fù)載需要為止。驅(qū)躓髏彥浹綏譎飴憂錦諑瓊。第二種情況：如果初始負(fù)載的工作電壓較高，則延遲線檢測模塊輸出高電平。此時(shí)，錯(cuò)誤計(jì)數(shù)器的值大于時(shí)鐘計(jì)數(shù)器的值的一半，DAC 控制碼的值減小，進(jìn)而降低參考電壓Vref 值，85最后使得輸出電壓下降，直到工作電壓剛好滿足負(fù)載需要。貓蠆驢繪燈鮒誅髏貺廡獻(xiàn)鵬。系統(tǒng)子電路設(shè)計(jì)環(huán)路補(bǔ)償為保證環(huán)路的穩(wěn)定工作， 必須對電壓模式的BUCK 變換器 LC 網(wǎng)絡(luò)產(chǎn)生的共軛極點(diǎn)進(jìn)行頻率補(bǔ)償。本文所使用的頻率補(bǔ)償技術(shù)為比例微分（PD）補(bǔ)償 6 ，其原理如下圖3 所示。 鍬籟饗90 逕瑣筆襖鷗婭薔嗚訝。3 / 9vddaRRv

14、i+opvo-GMv refR1R2irampCvssa圖 3PD 環(huán)路補(bǔ)償原理圖Fig.3 The PD compensation schematic of proposed system 構(gòu)氽頑黌碩飩薺齦話騖門戲。圖 3 所示環(huán)路補(bǔ)償電路中，運(yùn)放 op、電阻 R1 、R2 和電容 C 對 BUCK 環(huán)路的相位進(jìn)行補(bǔ)償；95GM 在足夠?qū)挼膸捪绿峁┮欢ǖ牡皖l增益。GM 模塊的詳細(xì)電路如下圖4 所示，電路中使用 MN3 和 MN4 構(gòu)成交叉耦合對的正反饋路徑，在提升GM 模塊增益的同時(shí)，不減小其單位增益帶寬 7 。輒嶧陽檉籪癤網(wǎng)儂號(hào)澩蠐鑭。vddavbiasMP3MP0RRvpMP1MP2v

15、nMN7MN8MN9MN1MN3MN4MN2MN5MN6vssa圖 4GM 模塊電路圖100Fig.4 The GM module s circuit假設(shè)運(yùn)放 op 為一個(gè)單極點(diǎn)放大器，低頻增益為A0 ，主極點(diǎn)為 0，即其傳輸函數(shù)為：A sA0（ 1）1s0通過圖 3 的補(bǔ)償電路后的傳輸函數(shù)為：voA01 s R1R2 C（ 2）vi1 A01R1 R2A0R12 R1R2 C1 sC0sA0 C1A0 01105因此，補(bǔ)償后電路的傳輸函數(shù)可以產(chǎn)生一個(gè)左半平面的零點(diǎn)與兩個(gè)左半平面的極點(diǎn)。該傳輸函數(shù)的零極點(diǎn)如下：1z（ 3）( R1R2)C4 / 91p1（ 4）CR1R1p 2A0 0 R1

16、R2（ 5）110 由于運(yùn)放的低頻增益 A0 很大，次極點(diǎn) p2位于高頻處，幾乎不會(huì)影響系統(tǒng)的穩(wěn)定性。補(bǔ)償后的環(huán)路頻率特性在電感L=3.3 H，電容 C=22F時(shí)的仿真結(jié)果如下圖5 所示。 堯側(cè)閆繭絳闕絢勵(lì)蜆贅瀝紕。圖 5 采用 PD 補(bǔ)償后的環(huán)路頻率特性仿真115Fig.5 The frequency response of proposed system loopusing PD compensation識(shí)饒鎂錕縊灩筧嚌儼淒儂減。由圖 5 的仿真結(jié)果可知，本文所提的自適應(yīng)電壓調(diào)節(jié)電路的環(huán)路低頻增益為25.4dB，單位增益帶寬為191KHz ，相位裕度為62。 凍鈹鋨勞臘鍇癇婦脛糴鈹賄。延遲

17、線檢測120延遲線檢測邏輯是通過延遲線的延遲特性，模擬數(shù)字負(fù)載工作時(shí)信號(hào)通過關(guān)鍵路徑時(shí)的延遲特性，判斷工作電壓是否滿足負(fù)載在該工作頻率的需要。本文提出的自適應(yīng)電壓調(diào)節(jié)電路使用反相器與兩輸入端或非門串聯(lián)作為一個(gè)基本的延遲單元，延遲線模塊由一串基本延遲單元串聯(lián)構(gòu)成。本文所使用延遲線檢測邏輯電路原理圖如下圖6 所示。 恥諤銪滅縈歡煬鞏鶩錦聰櫻。vfbclk_d延遲線xor2dqclk_qdetectdq施密特outclkDFFclk_qnDFFqnqn反相器clkclkvfb 電壓較高vfb 電壓較低clkclk_qclk_ddetectclk_qnout125 圖 6 延遲線檢測邏輯原理圖Fig.

18、6 The diagram of delay-line detection in proposed system鯊腎鑰詘褳鉀溈懼統(tǒng)庫搖飭。當(dāng)電壓較低時(shí)， 信號(hào)通過延遲線的延遲時(shí)間大于信號(hào)的一個(gè)周期，通過延遲線檢測邏輯輸出5 / 9高電平，表明此時(shí)工作電壓不滿足正常工作需求；反之，延遲線檢測邏輯輸出低電平，代表此時(shí)工作電壓完全滿足該頻率下負(fù)載工作的需要。當(dāng)處于臨界狀態(tài)時(shí)，即負(fù)載的工作電壓剛130 好滿足負(fù)載工作需要時(shí)， 延遲線檢測邏輯的輸出信號(hào)有高電平，同時(shí)也有低電平。 處于臨界狀態(tài)下的延遲線檢測邏輯仿真結(jié)果如下圖7 所示。 碩癘鄴頏謅攆檸攜驤蘞鷥膠。圖 7 延遲線檢測邏輯在臨界狀態(tài)下的仿真結(jié)果

19、Fig.7 The simulation results of delay-line detection at the boundary conditions閿擻輳嬪諫遷擇楨秘騖135 輛塤。校正算法校正算法模塊根據(jù)數(shù)字比較器輸出值的狀態(tài)，改變 DAC 控制字的大小， 進(jìn)而改變BUCK 環(huán)路的參考電壓。校正算法模塊的工作狀態(tài)分為以下兩種：氬嚕躑竄貿(mào)懇彈瀘頷澩紛釓。一是當(dāng)數(shù)字比較器的初始值為邏輯高電平時(shí)，表示此時(shí)輸出電壓較高，校正算法模塊將遞減140輸出 DAC 的控制字，直到數(shù)字比較器的輸出結(jié)果變?yōu)檫壿嫷碗娖?，然后再將DAC 控制字加 1 后保持不變。 釷鵒資贏車贖孫滅獅贅慶獷。此外，當(dāng)數(shù)字比

20、較器的初始值是邏輯低電平時(shí)，校正算法模塊將遞增輸出DAC 的控制字，該過程持續(xù)至數(shù)字比較器輸出結(jié)果變?yōu)檫壿嫺唠娖浇Y(jié)束，最后DAC 的控制字將保持不變。校正算法模塊的工作邏輯圖如下圖8 所示。 慫闡譜鯪逕導(dǎo)嘯畫長涼馴鴇。NY數(shù)字比較器輸Y校正算法模塊輸出校正算法模塊輸出值減 1出值是否為值加1然后保持不變數(shù)字比較器初始值是否為校正算法模塊輸出值加 1數(shù)字比較器輸Y校正算法模塊輸出出值是否為值保持不變NN145圖 8 校正算法模塊工作邏輯圖Fig.8 The logic diagram of correction algorithm系統(tǒng)仿真結(jié)果當(dāng)系統(tǒng)輸入電壓為3.3V ，調(diào)頻信號(hào)使得DCO 的輸出

21、信號(hào)在時(shí)由 29.6MHz 上跳變至6 / 9150103MHz ，在時(shí)由 103MHz 下跳變至32MHz 時(shí)的仿真結(jié)果如下圖9 所示。 諺辭調(diào)擔(dān)鈧諂動(dòng)禪瀉類謹(jǐn)覡。圖 9 所提 AVS 電路調(diào)壓仿真結(jié)果Fig.9 The voltage regulate simulation results of proposed system 嘰覲詿縲鐋囁偽純鉿錈癱懇。155在圖 9 中，v(out) 是自適應(yīng)電壓調(diào)節(jié)電路的輸出電壓；v(detect) 是延遲線檢測邏輯電路的輸出信號(hào)； 右下黑色部分是高頻信號(hào)， 其局部波形如圖中黑色箭頭所指區(qū)域波形。從圖 9 所示仿真結(jié)果可以看出，當(dāng)自適應(yīng)調(diào)壓過程結(jié)束后，

22、BUCK 變換器的輸出電壓分別穩(wěn)定在0.688V 、1.16V 和 1.01V 。并且穩(wěn)定后的輸出電壓均恰好滿足負(fù)載在該頻率下正常工作的需要。熒紿譏鉦鏌觶鷹緇機(jī)庫圓鍰。160 本文所提自適應(yīng)電壓調(diào)節(jié)電路在處于穩(wěn)態(tài)后的線性階躍響應(yīng)與負(fù)載階躍響應(yīng)仿真結(jié)果如下圖 10 和圖 11 所示。由圖10 所示的仿真結(jié)果可以看出：輸入電壓在與時(shí)發(fā)生突變，變換器輸出電壓上沖量為14mV 、穩(wěn)定時(shí)間為，下沖量為18mV 、穩(wěn)定時(shí)間為。在圖 11 中，負(fù)載電流在時(shí)由 50mA 突變至 800mA ，在時(shí)由 800mA跳變至 50mA ，對應(yīng)的穩(wěn)定時(shí)間分別為和 16。鶼漬螻偉閱劍鯫腎邏蘞闋簣。165圖 10 線性階躍

23、響應(yīng)仿真結(jié)果Fig.10 The linear step response simulation results7 / 9圖 11 負(fù)載階躍響應(yīng)仿真結(jié)果170Fig.11 The load step response simulation results所提自適應(yīng)電壓調(diào)節(jié)電路的詳細(xì)參數(shù)如下表1 所示。表 1 所提自適應(yīng)電壓調(diào)節(jié)電路的參數(shù)Tab. 1The parameter of proposed AVS system輸入電壓：2.7V-4.2V負(fù)載工作頻率：30MHz-120MHz輸出電壓：0.7V-1.5V線性調(diào)整率：0.5%負(fù)載調(diào)整率：1.06%結(jié)論175本文在基于使用延遲線延遲特性模擬數(shù)字負(fù)載關(guān)鍵路徑的延遲特性基礎(chǔ)上，采用計(jì)數(shù)統(tǒng)計(jì)原理消除輸出電壓波動(dòng)對延遲檢測操作的誤動(dòng)作，通過雙環(huán)控制實(shí)現(xiàn)實(shí)時(shí)動(dòng)態(tài)的、根據(jù)負(fù)載工作頻率自適應(yīng)的調(diào)節(jié)負(fù)載的工作電壓，使負(fù)載在完成工作任務(wù)的情況下消耗能量的最小化?；诠に嚪抡姹砻?，該電路能夠自適應(yīng)的調(diào)節(jié)變換器輸出電壓。同時(shí)，由于采用 PWM 環(huán)路控制模式，輸出電壓具有較小的紋波。紂憂蔣氳頑薟驅(qū)藥憫騖覲僨。180 參考文獻(xiàn) (References)1 朱正涌 . 半導(dǎo)體集成電路設(shè)計(jì) M. 中國：清華大學(xué)出版社， 2001.2 DA