?？勺?6位加法計(jì)數(shù)器教材

1、課程設(shè)計(jì)任務(wù)書(shū)學(xué)生姓名：專業(yè)班級(jí)：指導(dǎo)教師：工作單位： 信息工程學(xué)院題 目 :?？勺?16 位加法計(jì)數(shù)器設(shè)計(jì)初始條件：可用儀器： PC機(jī)（ Quartus II 軟件） 硬件： EDA-IV型實(shí)驗(yàn)箱。要求完成的主要任務(wù) :（1）設(shè)計(jì)任務(wù)設(shè)計(jì)可變 16 位加法計(jì)數(shù)器， 可通過(guò) 3個(gè)選擇位 M2、M1、M0實(shí)現(xiàn)最多 8 種不同模 式的計(jì)數(shù)方式，例如可構(gòu)成 5、10、16、46、 100、128、200、256 進(jìn)制，共 8 種計(jì)數(shù)模式。2）時(shí)間安排：2012.12.172012.12.18-212012.12.222012.12.232012.12.24-26課程設(shè)計(jì)任務(wù)布置、選題、查閱資料 設(shè)計(jì)

2、，軟件編程、仿真和調(diào)試 實(shí)驗(yàn)室檢查仿真結(jié)果， 驗(yàn)證設(shè)計(jì)的可行性和正確性， 熟悉 實(shí)驗(yàn)平臺(tái)和試驗(yàn)箱 設(shè)計(jì)的硬件調(diào)試2012.12.27-28機(jī)房檢查設(shè)計(jì)成果，現(xiàn)場(chǎng)演示硬件實(shí)物 , 提交設(shè)計(jì)說(shuō)明書(shū)及 答辯指導(dǎo)教師簽名：系主任（或責(zé)任教師）簽名：武漢理工大學(xué) EDA課程設(shè)計(jì)說(shuō)明書(shū)目錄摘要 錯(cuò)誤！未定義書(shū)簽。Abstract II1 計(jì)數(shù)器的工作原理 12 設(shè)計(jì)原理 32.1 整體設(shè)計(jì)原理 32.2 單元模塊的設(shè)計(jì) 42.2.1 計(jì)數(shù)模塊的設(shè)計(jì) 42.2.2 顯示模塊的設(shè)計(jì) . 52.2.3 分頻模塊的設(shè)計(jì) . 52.2.4 頂層模塊的設(shè)計(jì) 53 單元模塊元件原理圖 64 電路系統(tǒng)的功能仿真 85 硬

3、件調(diào)試 106 個(gè)人小結(jié) 12參考文獻(xiàn) 13附錄1.4.武漢理工大學(xué) EDA課程設(shè)計(jì)說(shuō)明書(shū)摘要計(jì)數(shù)器的種類按照計(jì)數(shù)器中的觸發(fā)器是否同時(shí)翻轉(zhuǎn)分類，可將計(jì)數(shù)器 分為 同步計(jì)數(shù)器 和異步計(jì)數(shù)器 兩種，如果按照計(jì)數(shù)過(guò)程中數(shù)字增減分類， 又可將計(jì)數(shù)器分為加法計(jì)數(shù)器、減法計(jì)數(shù)器和 可逆計(jì)數(shù)器 ，隨時(shí)鐘信號(hào)不 斷增加的為加法計(jì)數(shù)器，不斷減少的為減法計(jì)數(shù)器，可增可減的叫做可逆 計(jì)數(shù)器。計(jì)數(shù)器不僅能用于對(duì)時(shí)鐘脈沖計(jì)數(shù)，還可以用于分頻、定時(shí)、產(chǎn) 生節(jié)拍脈沖和脈沖序列以及進(jìn)行數(shù)字運(yùn)算等。但是并無(wú)法顯示計(jì)算結(jié)果， 一般都是要通過(guò)外接 LCD 或 LED 屏才能顯示。本次課程設(shè)計(jì)重點(diǎn)研究了可變模計(jì)數(shù)器的設(shè)計(jì)與實(shí)現(xiàn) ,

4、在對(duì)現(xiàn)有的可 變模計(jì)數(shù)器的研究基礎(chǔ)上，在 Quartus 開(kāi)發(fā)環(huán)境中，用 VHDL 語(yǔ)言設(shè)計(jì)一種 功能更加強(qiáng)大的可變模計(jì)數(shù)器，它具有清零、置數(shù)、使能控制、可逆計(jì)數(shù) 和可變模等功能，并且對(duì)傳統(tǒng)的可變模計(jì)數(shù)器的計(jì)數(shù)失控問(wèn)題進(jìn)行研究， 最終設(shè)計(jì)出一種沒(méi)有計(jì)數(shù)失控缺陷的可變模計(jì)數(shù)器，并通過(guò)波形仿真和 EPF10K20TI144-4系列實(shí)驗(yàn)箱，驗(yàn)證了其各項(xiàng)設(shè)計(jì)功能。結(jié)果表明該設(shè)計(jì)正 確功能完整。運(yùn)行穩(wěn)定。關(guān)鍵詞：?？勺?，計(jì)數(shù)器， VHDL語(yǔ)言武漢理工大學(xué) EDA課程設(shè)計(jì)說(shuō)明書(shū)AbstractThe type of the counter flip-flop in the counter at the s

5、ame time flip the classification, can be counter to be divided into synchronous counters and asynchronous counters, digital changes in classification in accordance with the counting process, but also the counter is divided into adding counter, down counter and reversible counter, at any time the clo

6、ck signal increasing for the addition counter dwindling down counter, growth can be reduced is called the reversible counter, in addition to a variety of classification does not enumerate, The curriculum design will take advantage of many IC software Quartus II software, using the VHDL language to d

7、esign a 3-bit select the M2, the M1, M0 up to 8 different mode count The counter is not only used to count clock pulses, can also be used to divide, from time to time, the beat pulse and the pulse sequence and number crunching. Can not display the calculation results are generally through an externa

8、l LCD or LED screen to display.Focus on the counter variable mode of design and implementation. In the environment of Quartus based on research of the existing modulealterable counter， a module alterable counter with more functions，such as clea，r set，enable control， reversible count，modulealterable

9、count and so on， which is designedwith VHDL By researching the problem of losing control existed in traditional module alterable counter.A modulealterablecounter with no fault designedAnd through the waveform simulation and EPF10K20TI144-4 series experiment bo，x all of the functions are verified.The

10、 resuit indicates that the counter is designed correctly， and has integral functions and stable operationKeywords: Die variable; Counter; VHDL languageII武漢理工大學(xué) EDA課程設(shè)計(jì)說(shuō)明書(shū)1 計(jì)數(shù)器的工作原理計(jì)數(shù)器是數(shù)字系統(tǒng)中使用較多的一種時(shí)序邏輯器件。 計(jì)數(shù)器的基本功能是統(tǒng)計(jì)時(shí)鐘脈沖的個(gè)數(shù)， 即對(duì)脈沖實(shí)現(xiàn)計(jì)數(shù)操作。 其工作原理可概述為： 當(dāng)輸入時(shí)鐘脈沖的一個(gè)上升沿（也可以是下降沿）來(lái)臨時(shí)，二進(jìn)制數(shù)據(jù)的低一位加1（或減1），并向高位進(jìn) 1（或借

11、 1）。在沒(méi)有外部約束條件時(shí)，計(jì)數(shù)器可進(jìn)行與其二進(jìn)制 位數(shù)對(duì)應(yīng)的數(shù)值的相應(yīng)進(jìn)制的自循環(huán)計(jì)數(shù)， 如位數(shù)為 3 的計(jì)數(shù)器可進(jìn)行 8 進(jìn)制的 自循環(huán)加法或減法計(jì)數(shù)?？筛鶕?jù)需要來(lái)設(shè)置計(jì)數(shù)器的位數(shù)， 并通過(guò)外部約束條件來(lái)人為設(shè)定計(jì)數(shù)器的 計(jì)數(shù)模數(shù)，來(lái)得到計(jì)數(shù)進(jìn)制符合需要的 N 進(jìn)制計(jì)數(shù)器。所謂 N 進(jìn)制計(jì)數(shù)器，是 指一個(gè)計(jì)數(shù)器的計(jì)數(shù)過(guò)程，在經(jīng)歷時(shí)鐘脈沖信號(hào)的個(gè)為 N 之后，二進(jìn)制數(shù)據(jù)又 回到初始狀態(tài)的計(jì)數(shù)器。時(shí)鐘Q0Q1Qn-1Qn0000.0000100012001030011.2n-111.102n111.11112n+1000.0000圖 2.1 計(jì)數(shù)器的狀態(tài)表武漢理工大學(xué) EDA課程設(shè)計(jì)說(shuō)明書(shū)圖

12、 2.2 計(jì)數(shù)器的狀態(tài)圖武漢理工大學(xué) EDA課程設(shè)計(jì)說(shuō)明書(shū)2 設(shè)計(jì)原理本文所設(shè)計(jì)的為?？勺兊?16 位加法計(jì)數(shù)器，可通過(guò) 3 個(gè)選擇位 M2、M1、 M0實(shí)現(xiàn)最多 8 種不同模式的計(jì)數(shù)方式，例如可構(gòu)成 5、10、16、46、100、128、 200、256進(jìn)制，共 8 種計(jì)數(shù)模式。并編程設(shè)計(jì)相關(guān)配套外圍電路，通過(guò)把程序 下載到實(shí)驗(yàn)箱來(lái)實(shí)現(xiàn)硬件的調(diào)試。2.1 整體設(shè)計(jì)原理根據(jù)層次化設(shè)計(jì)理念， 可分解成分頻模塊、 計(jì)數(shù)模塊、 顯示模塊來(lái)進(jìn)行模塊 化設(shè)計(jì)，再把各模塊綜合得到所設(shè)計(jì)的電子線路系統(tǒng)。 因?yàn)楝F(xiàn)實(shí)時(shí)需要用七段數(shù) 碼管來(lái)顯示所設(shè)計(jì)的電子系統(tǒng)功能， 所以需要設(shè)計(jì)顯示模塊。 又因?yàn)閷?shí)驗(yàn)箱上的 時(shí)鐘

13、脈沖頻率為 20MHZ ，而實(shí)際需要的頻率為 2HZ 和 2000HZ，所以實(shí)驗(yàn)箱上 的時(shí)鐘脈沖頻率不符合本次設(shè)計(jì)的使用要求， 還需要設(shè)計(jì)時(shí)鐘分頻模塊對(duì)時(shí)鐘進(jìn) 行分頻以得到頻率為 2HZ 和 2000HZ 的時(shí)鐘脈沖信號(hào)。始20MHZ時(shí)鐘分 頻 器（2HZ）分頻器 2000HZ信號(hào)顯示模塊計(jì)數(shù)模塊四位7段數(shù)碼管顯示模數(shù)選擇模塊3 個(gè)撥碼開(kāi)關(guān)控制圖 3.1 整體設(shè)計(jì)原理框圖武漢理工大學(xué) EDA課程設(shè)計(jì)說(shuō)明書(shū)原始時(shí)鐘經(jīng)過(guò)分頻模塊后得到符合要求的時(shí)鐘脈沖信號(hào)作為計(jì)數(shù)模塊的時(shí) 鐘輸入，通過(guò) 3 位撥碼開(kāi)關(guān)來(lái)控制模數(shù)選擇模塊的模數(shù)輸出， 該模數(shù)輸出作為計(jì) 數(shù)模塊的模數(shù)選擇信號(hào)輸入， 計(jì)數(shù)模塊的 16為數(shù)

14、據(jù)輸出作為顯示模塊的 16 位數(shù) 據(jù)輸入，顯示模塊的 7 位輸出做為七段數(shù)碼管的輸入。2.2 單元模塊的設(shè)計(jì)2.2.1 計(jì)數(shù)模塊的設(shè)計(jì) 計(jì)數(shù)器是最常用的寄存器邏輯電路， 從未處理器的地址發(fā)生器到頻率計(jì)都需要 用到計(jì)數(shù)器。 一般計(jì)數(shù)器分為兩類： 加法計(jì)數(shù)器和減法計(jì)數(shù)器。 加法計(jì)數(shù)器每來(lái) 一個(gè)脈沖計(jì)數(shù)值加 1；減法計(jì)數(shù)器每來(lái)一個(gè)脈沖計(jì)數(shù)值減 1。本次課程設(shè)計(jì)需要做 的是加法計(jì)數(shù)器。計(jì)數(shù)模塊中設(shè)計(jì)采用了常用的 if語(yǔ)句結(jié)構(gòu)，即“ if條件句then順序語(yǔ)句 elsif 條件句 then順序語(yǔ)句 else順序語(yǔ)句 end if”結(jié)構(gòu)，實(shí)現(xiàn)模值小于 257的可變模計(jì)數(shù)。 課設(shè)所要求的 8 種不同模式的計(jì)

15、數(shù)方法，以簡(jiǎn)單的 5 進(jìn)制為例，當(dāng)撥碼開(kāi)關(guān)為 000 時(shí)，輸出選中 5 進(jìn)制，循環(huán)依次顯示 0,1,2,3,4。計(jì)數(shù)源程序中定義了由三個(gè) 撥碼開(kāi)關(guān)控制的八種不同模式的計(jì)數(shù)方法， 000對(duì)應(yīng) 5進(jìn)制， 001對(duì)應(yīng) 10進(jìn)制， 010 對(duì)應(yīng) 16進(jìn)制，011對(duì)應(yīng) 46 進(jìn)制，100對(duì)應(yīng) 100進(jìn)制，101對(duì)應(yīng) 128進(jìn)制，110 對(duì)應(yīng) 200進(jìn)制， 111對(duì)應(yīng) 256進(jìn)制。程序中還使用 with select 語(yǔ)句可使程序設(shè)計(jì)變得簡(jiǎn)單， null 為空操作語(yǔ)句， 程序中使用 null when others 語(yǔ)句是為了避免當(dāng)撥碼開(kāi)關(guān)輸入出現(xiàn)錯(cuò)誤輸入時(shí)造 成程序功能錯(cuò)誤。源程序中定義矢量信號(hào)變量是為

16、了實(shí)現(xiàn)變量自賦值，因?yàn)橐话愕妮敵鲎兞坎?能實(shí)現(xiàn)自賦值， 而計(jì)數(shù)過(guò)程中又需要變量自賦值來(lái)實(shí)現(xiàn)計(jì)數(shù)。 因?yàn)樾盘?hào)變量具有 暫存功能， 所以可實(shí)現(xiàn)自賦值。 因此需要設(shè)置信號(hào)變量， 再把信號(hào)變量的置賦予 輸出變量，以使程序正確實(shí)現(xiàn)功能。武漢理工大學(xué) EDA課程設(shè)計(jì)說(shuō)明書(shū)2.2.2 顯示模塊的設(shè)計(jì)顯示模塊的設(shè)計(jì)可以由點(diǎn)陣或數(shù)碼管顯示來(lái)實(shí)現(xiàn)， 雖然點(diǎn)陣實(shí)現(xiàn)時(shí)所設(shè)計(jì)的 程序比較簡(jiǎn)單， 但是我覺(jué)得用點(diǎn)陣實(shí)現(xiàn)不同模式的結(jié)果不易直觀的看出， 而且本 次課程設(shè)計(jì)最大實(shí)現(xiàn) 256 進(jìn)制，所以需要利用三個(gè)數(shù)碼管， 因此我選擇用三個(gè)七 段數(shù)碼管來(lái)實(shí)現(xiàn)。掃描顯示電路需要設(shè)計(jì)位選程序， 分頻程序和七段數(shù)碼管程序。 位選程序是

17、由計(jì)數(shù)模塊輸出的兩位來(lái)提供 8421BCD 碼，經(jīng)過(guò)譯碼電路后成為七段數(shù)碼管的 字形顯示驅(qū)動(dòng)信號(hào)。 掃描電路通過(guò)可調(diào)時(shí)鐘輸出片選地址， 有片選地址和七段數(shù) 碼管決定 7 位中的哪一位亮和顯示什么字形。最終計(jì)數(shù)過(guò)程顯示在數(shù)碼管上， 將數(shù)據(jù)的百、 十、個(gè)位分開(kāi)分別送三個(gè)數(shù)碼 管顯示，用 case when 語(yǔ)句實(shí)現(xiàn)數(shù)字的 BCD 碼與數(shù)碼的聯(lián)系。數(shù)碼管的位選利 用了 3/8 譯碼器及加快時(shí)鐘頻率帶來(lái)的視覺(jué)暫留。2.2.3 分頻模塊的設(shè)計(jì)由于試驗(yàn)箱上提供的時(shí)鐘頻率為 20MHZ ，而實(shí)際需要的是 2HZ 和 2000HZ， 所以用兩個(gè)計(jì)數(shù)器來(lái)實(shí)現(xiàn)分頻。 利用計(jì)數(shù)器的進(jìn)位輸出作為分頻后的時(shí)鐘脈沖信 號(hào)

18、輸出，計(jì)數(shù)器的計(jì)數(shù)進(jìn)制就是分頻器的分頻數(shù)，即 N 進(jìn)制的計(jì)數(shù)器就可以對(duì) 原始時(shí)鐘進(jìn)行 N 分頻。分頻模塊的輸出作為計(jì)數(shù)模塊和顯示模塊位選功能的輸入。2.2.4 頂層例化模塊 元件例化是多層次的，在一個(gè)設(shè)計(jì)實(shí)體中被調(diào)用安插的元件本身也可以使一個(gè) 低層次的當(dāng)前設(shè)計(jì)實(shí)體，因而可以調(diào)用其他元件， 以便構(gòu)成更低層次的電路模塊。 因此，元件例化就意味著在當(dāng)前結(jié)構(gòu)體內(nèi)定義了一個(gè)新的設(shè)計(jì)層次。武漢理工大學(xué) EDA課程設(shè)計(jì)說(shuō)明書(shū)3 單元模塊元件原理圖選中所要的單元模塊的 vhd 源程序文件后， 單擊右鍵，選中“ Create Symbol Files for Current file ”選項(xiàng)即可。各單元模塊的器

19、件原理圖：圖 4.1 分頻模塊原理圖圖 4.2 計(jì)數(shù)模塊原理圖圖 4.3 數(shù)碼管顯示模塊原理圖圖 4.4 位選部分原理圖圖 4.5 頂層元件例化原理圖圖 4.6 整體電子線路系統(tǒng)原理圖武漢理工大學(xué) EDA課程設(shè)計(jì)說(shuō)明書(shū)5 電路系統(tǒng)的功能仿真利用 Quartus II 軟件平臺(tái)的仿真功能來(lái)對(duì)所設(shè)計(jì)的電子線路系統(tǒng)進(jìn)行時(shí)序仿 真，以檢測(cè)所設(shè)計(jì)的系統(tǒng)是否能夠?qū)崿F(xiàn)預(yù)期的功能，以便對(duì)源程序進(jìn)行修改。完成整體電子線路系統(tǒng)的設(shè)計(jì)工作后， 新建 vwf 仿真文件， 對(duì)所設(shè)計(jì)的電子線路系統(tǒng)進(jìn)行功能仿真，檢測(cè)電子線路系統(tǒng)的正確性。圖 4.1 新建仿真文件示意圖圖 4.2 計(jì)數(shù)模數(shù)為 10 的功能仿真波形武漢理工大學(xué)

20、 EDA課程設(shè)計(jì)說(shuō)明書(shū)圖 4.2 計(jì)數(shù)模數(shù)為 16 的功能仿真波形以上是以 10進(jìn)制和 16進(jìn)制計(jì)數(shù)模式為例的功能仿真波形在， 從圖中可看出 所設(shè)計(jì)的電子線路系統(tǒng)可實(shí)現(xiàn)正確功能， 即該電子線路系統(tǒng)的設(shè)計(jì)是正確的。 在 仿真過(guò)程中由于源程序中時(shí)鐘分頻過(guò)大， 會(huì)導(dǎo)致看不到波形， 所以需要修改分頻 參數(shù)，降低分頻數(shù)， 以使在仿真過(guò)程中能夠看到完整波形， 仿真正確后再改回原 來(lái)的參數(shù)。在仿真過(guò)程中， 可根據(jù)需要設(shè)置仿真時(shí)間長(zhǎng)度， 以看到更多的仿真波 形，有利于從仿真波形中檢測(cè)所設(shè)計(jì)的電子線路系統(tǒng)的正確性。武漢理工大學(xué) EDA課程設(shè)計(jì)說(shuō)明書(shū)6 硬件調(diào)試在對(duì)所設(shè)計(jì)的電子線路系統(tǒng)進(jìn)行功能仿真， 確定所設(shè)計(jì)的

21、電子線路系統(tǒng)是正 確的后，接著把用 Quartus II 軟件平臺(tái)設(shè)計(jì)的電子線路系統(tǒng)程序文件下載到實(shí)驗(yàn) 箱，連接好相關(guān)外圍電路，進(jìn)行硬件的調(diào)試。在進(jìn)行程序文件的下載前， 需要根據(jù)實(shí)驗(yàn)箱的設(shè)置和所用芯片的特點(diǎn)來(lái)進(jìn)行 芯片管腳的分配。 在分配完管腳后， 關(guān)閉管腳分配窗口， 再對(duì)程序進(jìn)行一次全編 譯后即可進(jìn)行程序的下載。 在下載過(guò)程中有時(shí)候可能會(huì)不能正確下載， 這時(shí)在檢 查下載線連接實(shí)驗(yàn)箱無(wú)問(wèn)題后， 可通過(guò)多次對(duì)程序文件進(jìn)行全編譯、 下載來(lái)解決。 下圖為在 Quartus II 軟件平臺(tái)對(duì)芯片進(jìn)行管腳分配的示意圖。圖 5.1 芯片管腳分配示意圖10武漢理工大學(xué) EDA課程設(shè)計(jì)說(shuō)明書(shū)在對(duì)芯片分配完管腳

22、， 連接好數(shù)據(jù)下載線， 連接好實(shí)驗(yàn)箱上的外圍電路， 給 實(shí)驗(yàn)箱上電后， 即可點(diǎn)擊 Quartus II 操作界面上的工具欄的 “ Program”按鈕的圖標(biāo)，在選擇“ Program/Configure”后，點(diǎn)擊“ Star”按鈕進(jìn)行程序文件的下載。 下圖為程序文件的下載操作示意圖。圖 5.2 程序文件的下載操作示意圖程序下載完畢后，通過(guò)實(shí)驗(yàn)箱上的 3 位撥碼開(kāi)關(guān)來(lái)選擇所設(shè)計(jì)的可實(shí)現(xiàn)多進(jìn)制計(jì)數(shù)功能的電子線路系統(tǒng)的計(jì)數(shù)進(jìn)制，通過(guò)實(shí)驗(yàn)箱上點(diǎn)陣的第8 列作為 16位LED 燈來(lái)顯示系統(tǒng)的計(jì)數(shù)進(jìn)程，調(diào)試結(jié)果表明所設(shè)計(jì)的計(jì)數(shù)器電子線路系統(tǒng)能 夠?qū)崿F(xiàn)通過(guò) 3個(gè)選擇位 M2、M1、M0實(shí)現(xiàn)最多 8種不同模式

23、的計(jì)數(shù)方式，例如 可構(gòu)成 5、10、16、46、100、128、200、256 進(jìn)制，共 8 種計(jì)數(shù)模式的正確功能。11武漢理工大學(xué) EDA課程設(shè)計(jì)說(shuō)明書(shū)6 個(gè)人小結(jié)本次 EDA 課程設(shè)計(jì)歷時(shí)兩個(gè)星期，這次最大的收獲就是學(xué)會(huì)了很系統(tǒng)地去 解決一個(gè)實(shí)際問(wèn)題，學(xué)會(huì)了巧妙運(yùn)用模塊化的思想。在整個(gè)電路設(shè)計(jì)與實(shí)現(xiàn)中， 最成功的地方就是有條理地將功能細(xì)化， 分成一個(gè)一個(gè)小的功能來(lái)實(shí)現(xiàn)。 同時(shí)也 更加深入地了解了 Quarterii 這一軟件的更多的功能。更重要的是在此過(guò)程中， 我學(xué)會(huì)了獨(dú)立思考， 遇到問(wèn)題一步一步去研究與解決解決， 對(duì)于電路出現(xiàn)的問(wèn)題 不急于拆線， 而是一部分一部分地對(duì)其應(yīng)有的功能進(jìn)行調(diào)試

24、， 對(duì)問(wèn)題進(jìn)行各個(gè)擊 破?？偠灾?，這次實(shí)驗(yàn)讓我覺(jué)得受益匪淺，不再覺(jué)得學(xué)無(wú)所用。實(shí)驗(yàn)所解決的 問(wèn)題與生活緊密相連， 從而將平時(shí)學(xué)書(shū)本上的理論與實(shí)踐很好地結(jié)合起來(lái)， 最終 當(dāng)做出成品時(shí)，有很大的成就感。通過(guò)這次設(shè)計(jì)，進(jìn)一步加深了對(duì) EDA 的了解，讓我對(duì)它有了更加濃厚的興 趣。特別是當(dāng)每一個(gè)子模塊編寫(xiě)調(diào)試成功時(shí)， 心里特別的開(kāi)心。 但是在編寫(xiě)頂層 文件的程序時(shí)，遇到了不少問(wèn)題，特別是各元件之間的連接，以及信號(hào)的定義， 總是有錯(cuò)誤，在細(xì)心的檢查下，終于找出了錯(cuò)誤和警告，排除困難后，程序編譯 就通過(guò)了，心里終于舒了一口氣。在波形仿真時(shí)，也遇到了一點(diǎn)困難,想要的結(jié)果不能在波形上得到正確的顯示 :，經(jīng)過(guò)

25、同學(xué)的幫助終于可以得到仿真結(jié)果，很 感謝在這次課設(shè)過(guò)程中幫助我的老師和同學(xué)們。12武漢理工大學(xué) EDA課程設(shè)計(jì)說(shuō)明書(shū)參考文獻(xiàn)1 伍時(shí)和主編，數(shù)字電子技術(shù)基礎(chǔ)，北京：清華大學(xué)出版社， 2009.42 潘松，黃繼業(yè) EDA技術(shù)實(shí)用教程 M 北京：科學(xué)出版社， 20043 侯伯亨，顧新 VHDI，硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)：西安電子科技大 學(xué)出版社， 20004 李國(guó)麗，朱維勇，欒銘EDA與數(shù)字系統(tǒng)設(shè)計(jì) M 北京：機(jī)械工業(yè)出版社 20055 盧毅，賴杰 VHDL與數(shù)字電路設(shè)計(jì) M 北京：科學(xué)出版社， 20016 李志，田永清，朱仲英 VHDL的設(shè)計(jì)特點(diǎn)與應(yīng)用研究 J 微型電腦應(yīng)用2002(10)

26、 ：587 王風(fēng)英，崔國(guó)瑋邸建紅計(jì)數(shù)器的 VHDI，設(shè)計(jì)與實(shí)現(xiàn) J 現(xiàn)代電子技術(shù)，2007，30(9) ：11411613武漢理工大學(xué) EDA課程設(shè)計(jì)說(shuō)明書(shū)附錄計(jì)數(shù)模塊的源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity counter isport( clk:in std_logic;mode:in std_logic_vector(2 downto 0);count:out std_logic_vector(11 do

27、wnto 0);end counter;architecture bhv of counter is signal qa :std_logic_vector(11 downto 0); beginprocess(clk,mode)beginif rising_edge(clk) thenif mode=000 thenif qa=000000000100 then qa=000000000000;else qa=qa+1;end if;end if;if mode=001 thenif qa=000000001001 then qa=000000000000;14武漢理工大學(xué) EDA課程設(shè)計(jì)說(shuō)

28、明書(shū)else qa=qa+1;end if;end if;if mode=010 thenif qa=000000010101 then qa=000000000000;elsif qa(3 downto 0)=1001 thenqa(3 downto 0)=0000;qa(7 downto 4)=qa(7 downto 4)+1;else qa(3 downto 0)=qa(3 downto 0)+1;end if;end if;if mode=011 thenif qa=000001000101 thenqa=000000000000;elsif qa(3 downto 0)=1001 t

29、henqa(3 downto 0)=0000;qa(7 downto 4)=qa(7 downto 4)+1;else qa(3 downto 0)=qa(3 downto 0)+1;end if;end if;if mode=100 thenif qa=000010011001 thenqa=000000000000;elsif qa(3 downto 0)=1001 then15武漢理工大學(xué) EDA課程設(shè)計(jì)說(shuō)明書(shū)qa(3 downto 0)=0000;qa(7 downto 4)=qa(7 downto 4)+1; else qa(3 downto 0)=qa(3 downto 0)+1;

30、 end if;end if;if mode=101 thenif qa=000100100111 then qa=000000000000;elsif qa(3 downto 0)=1001 thenif qa(7 downto 4)=1001 thenqa(7 downto 4)=0000;qa(11 downto 8)=qa(11 downto 8)+1; else qa(7 downto 4)=qa(7 downto 4)+1; end if;qa(3 downto 0)=0000;else qa(3 downto 0)=qa(3 downto 0)+1; end if;end if;

31、if mode=110 thenif qa=000110011001 then qa=000000000000;elsif qa(3 downto 0)=1001 thenif qa(7 downto 4)=1001 thenqa(7 downto 4)=0000;qa(11 downto 8)=qa(11 downto 8)+1; else qa(7 downto 4)=qa(7 downto 4)+1; end if;16武漢理工大學(xué) EDA課程設(shè)計(jì)說(shuō)明書(shū)qa(3 downto 0)=0000;else qa(3 downto 0)=qa(3 downto 0+)1; end if;end

32、 if;if mode=111 thenif qa=001001010101 then qa=000000000000;elsif qa(3 downto 0)=1001 thenif qa(7 downto 4)=1001 then qa(7 downto 4)=0000;qa(11 downto 8)=qa(11 downto 8)+1; else qa(7 downto 4)=qa(7 downto 4)+1; end if;qa(3 downto 0)=0000;else qa(3 downto 0)=qa(3 downto 0)+1;end if;end if;end if;end

33、process; count=qa;end bhv;顯示模塊的源程序： 位選： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;17武漢理工大學(xué) EDA課程設(shè)計(jì)說(shuō)明書(shū)entity weixuan isport(clk :in std_logic;wx:out std_logic_vector(1 downto 0);end weixuan;architecture bhv of weixuan issignal qa : std_logic

34、_vector(1 downto 0);begin process(clk)beginif rising_edge(clk) then if qa=10 then qa=00; elseqa=(qa+1);end if;end if;end process; wx led7 led7 led7 led7 led7 led7 led7 led7 led7 led7null; end case;elsif wx=01 thencase b iswhen 0000 = led7 led7 led7 led7 led7 led7 led7 led7 led7 led7 null;end case;el

35、secase c iswhen 0000 = led7 led7 led7 null;end case;end if;end process; end dx;分頻模塊的源程序：library ieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entity fenpinqi isport( inclkoutclk:in std_logic;:out std_logic);20武漢理工大學(xué) EDA課程設(shè)計(jì)說(shuō)明書(shū)end entity;architecture bhv o

36、f fenpinqi isbeginprocess(inclk)variable counter :integer range 1 to 10000000;beginif rising_edge(inclk) thenif counter=10000000 thencounter:=1;else counter:=counter+1;end if;if counter5000001 thenoutclk=1;else outclk=0;end if;end if;end process;end bhv;library ieee;use ieee.std_logic_1164.all;use i

37、eee.std_logic_arith.all;use ieee.std_logic_unsigned.all; entity fenpinqiwx isport( inclkoutclk:in std_logic;:out std_logic);end fenpinqiwx;architecture bhv of fenpinqiwx is21武漢理工大學(xué) EDA課程設(shè)計(jì)說(shuō)明書(shū)beginprocess(inclk)variable counter :integer range 1 to 10000; beginif rising_edge(inclk) thenif counter=1000

38、0 thencounter:=1;else counter:=counter+1;end if;if counter5001 thenoutclk=1;else outclk=0;end if;end if;end process;end bhv;頂層例化源程序： library ieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entity adder16 isport( clk_top:in std_logic;mode_top:in std_logic_vector(2 downto 0);wx_top:out std_logic