課程設(shè)計基于VHDL語言的出租車計費器設(shè)計

1、 1 引 言最近幾年出租車行業(yè)發(fā)展迅速，在全國有幾千家出租車公司，因此出租車計費器的市場是龐大的。隨著電子科學(xué)技術(shù)的不斷發(fā)展，特別是集成電路的迅猛發(fā)展，電子設(shè)計自動化已經(jīng)成為主要的設(shè)計手段。隨著eda技術(shù)的大力發(fā)展，fpga等數(shù)字可編程器件的出現(xiàn)，數(shù)字出租車計費器的設(shè)計也就變得更加簡單，而且性能更穩(wěn)定、能實現(xiàn)較復(fù)雜的功能，且運用eda軟件可方便的在計算機上實現(xiàn)設(shè)計與仿真。本設(shè)計基于vhdl（fpga）語言是電子設(shè)計領(lǐng)域中最具活力和發(fā)展前途的一項技術(shù)，未來必定會取代部分落伍的數(shù)字元元件。1.1 課程設(shè)計目的隨著電子技術(shù)的不斷發(fā)展與進步，集成電路的設(shè)計方法也在不斷地更新。時至今日，傳統(tǒng)的手工設(shè)計過

2、程已經(jīng)被先進的電子設(shè)計自動化（eda）工具所代替。只有以硬件描述語言和邏輯綜合為基礎(chǔ)的子項項下的電路設(shè)計方法才能滿足日趨復(fù)雜的集成電路系統(tǒng)設(shè)計需求，才能縮短設(shè)計周期以滿足設(shè)計對集成電路系統(tǒng)日益急迫的需求。在這種情形下，傳統(tǒng)的出租車計費器設(shè)計方法已不能跟上現(xiàn)在的節(jié)奏，以往的出租車計費器在功能上也遠不能滿足現(xiàn)實的需求。以往的出租車計費器的不穩(wěn)定性，功能稍等缺點是的大家開始尋求更新的，功能更強大，性能更穩(wěn)定，價錢更低廉的新型出租車計費器。而大規(guī)?？删幊踢壿嬈骷某霈F(xiàn)，vhdl硬件描述語言的出現(xiàn)，使得這一切成為可能。本設(shè)計的研究目標(biāo)和意義也就是要使用價錢低廉、性能穩(wěn)定、價錢低廉、可擴性強、適應(yīng)目前出租

3、車市場需求的出租車計費器，以解決目前出租車計費器存在的一系列問題。1.2課程設(shè)計要求1. 能實現(xiàn)計費功能，計費標(biāo)準(zhǔn)為：按行駛里程收費，起步費為10.00元，并在車行3公里后再按2元/公里，當(dāng)計費器計費達到或超過一定收費(如20元)時，每公里加收50%的車費，車停止不計費。2. 實現(xiàn)預(yù)置功能：能預(yù)置起步費、每公里收費、車行加費里程。3. 實現(xiàn)模擬功能：能模擬汽車啟動、停止、暫停、車速等狀態(tài)。4. 設(shè)計動態(tài)掃描電路：將車費顯示出來，有兩位小數(shù)。5. 用vhdl語言設(shè)計符合上述功能要求的出租車計費器，并用層次化設(shè)計方法設(shè)計該電路。6. 各計數(shù)器的計數(shù)狀態(tài)用功能仿真的方法驗證，并通過有關(guān)波形確認(rèn)電路設(shè)

4、計是否正確。7. 完成電路全部設(shè)計后，通過系統(tǒng)實驗箱下載驗證設(shè)計的正確性。 1.3 設(shè)計平臺max + plus是美國altera 公司的一種eda 軟件,用于開發(fā)cpld 和fpga 進行數(shù)字系統(tǒng)的設(shè)計。2 應(yīng)用工具介紹作為當(dāng)今最流行的計算機軟件系統(tǒng)，eda技術(shù)是以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、信息處理及智能化技術(shù)的最新成果，進行電子產(chǎn)品的自動設(shè)計。eda可提供文本輸入以及圖形編輯的方法將設(shè)計者的意圖用程序或者圖形方式表達出來，而我們經(jīng)常用到的vhdl語言便是用于編寫源程序所需的最常見的硬件描述語言（hdl）之一。2.1 eda技術(shù)介紹eda是電子設(shè)計自動化(electr

5、onic design automation)的縮寫,在20世紀(jì)90年代初從計算機輔助設(shè)計(cad)、計算機輔助制造(cam)、計算機輔助測試(cat)和計算機輔助工程(cae)的概念發(fā)展而來。eda技術(shù)是在電子cad技術(shù)基礎(chǔ)上發(fā)展起來的計算機軟件系統(tǒng)，是指以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、信息處理及智能化技術(shù)的最新成果，進行電子產(chǎn)品的自動設(shè)計1。eda技術(shù)就是以計算機為工具，設(shè)計者在eda軟件平臺上，用硬件描述語言hdl完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。典型的ed

6、a工具中必須包含兩個特殊的軟件包，即綜合器和適配器。綜合器的功能就是將設(shè)計者在eda平臺上完成的針對某個系統(tǒng)項目的hdl、原理圖或狀態(tài)圖形描述，針對給定的硬件系統(tǒng)組件，進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得我們欲實現(xiàn)功能的描述文件。綜合器在工作前，必須給定所要實現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來。也就是說，綜合器是軟件描述與硬件實現(xiàn)的一座橋梁。綜合過程就是將電路的高級語言描述轉(zhuǎn)換低級的、可與目標(biāo)器件fpga/cpld相映射的網(wǎng)表文件。 在今天，eda技術(shù)已經(jīng)成為電子設(shè)計的普遍工具，無論設(shè)計芯片還是設(shè)計系統(tǒng)，沒有eda工具的支持，都是難以完成的。eda工具

7、已經(jīng)成為設(shè)計師必不可少的武器，起著越來越重要的作用。從目前的eda技術(shù)來看，其發(fā)展趨勢是政府重視、使用普及、應(yīng)用廣泛、工具多樣、軟件功能強大。eda技術(shù)發(fā)展迅猛，完全可以用日新月異來描述。eda技術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。eda水平不斷提高，設(shè)計工具趨于完美的地步。2.2vhdl語言介紹電子設(shè)計自動化（eda）的關(guān)鍵技術(shù)之一是要求用形式化方法來描述數(shù)字系統(tǒng)的硬件電路。vhdl 硬件描述語言在電子設(shè)計自動化中扮演著重要的角色，他是eda 技術(shù)研究的重點之一。硬件描述語言是eda 技術(shù)的重要組成部分，vhdl 是作為電子設(shè)計主流硬件描述語言，vhdl（very high speed in

8、tegrated circuit hardware description language）于1983 年由美國國防部發(fā)起創(chuàng)建，由ieee進一步發(fā)展并在1987年作為ieee標(biāo)準(zhǔn)10760發(fā)布。因此，vhdl成為硬件描述語言的業(yè)界標(biāo)準(zhǔn)之一。vhdl作為ieee的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到眾多eda公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。vhdl語言具有很強的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進行建模和描述，從而大大簡化了硬件設(shè)計任務(wù)，提高了設(shè)計效率和可靠性，使用vhdl語言，可以就系統(tǒng)的總體要求出發(fā)，自上而下地將設(shè)計內(nèi)容細化，最后完成系統(tǒng)硬件的整體設(shè)計。一個完整的

9、vhdl程序包括以下幾個基本組成部分：實體（entity），結(jié)構(gòu)體（architecture），程序包（package），庫（library）。其中，實體是一個vhdl程序的基本單元，由實體說明和結(jié)構(gòu)體兩部分組成，實體說明用于描述設(shè)計系統(tǒng)的外部接口信號；結(jié)構(gòu)體用于描述系統(tǒng)的行為，系統(tǒng)數(shù)據(jù)的流程或系統(tǒng)組織結(jié)構(gòu)形式。程序包存放各設(shè)計模塊能共享的數(shù)據(jù)類型，常數(shù)，子程序等。庫用于存放已編譯的實體，機構(gòu)體，程序包及配置。vhdl 語言的編譯環(huán)境有不同的版本，我們應(yīng)用的是altera 公司的maxplus 軟件，它的操作順序如下：使用texteditor 編寫vhdl 程序使用compiler 編譯vhd

10、l 程序；使用wave2formeditor，simularot 仿真實驗；使用timinganaltzer 進行芯片的時序分析；用floorplaneditor 鎖定芯片管腳位置；使用programmer 將編譯好的vhdl 程序下載到芯片中。vhdl 進行工程設(shè)計的優(yōu)點是顯而易見的。1與其他的硬件描述語言相比，vhdl 具有更強的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。2vhdl 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。3vhdl 語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的

11、再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效、高速地完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。4對于用vhdl 完成的一個確定的設(shè)計，可以利用eda 工具進行邏輯綜合和優(yōu)化，并自動的將vhdl 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。5vhdl 對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進行獨立的設(shè)計。6用vhdl 語言編寫的源程序便于文檔管理，用源代碼描述來進行復(fù)雜控制邏輯的設(shè)計，既靈活方便，又便于設(shè)計結(jié)果的交流、保存和重用。3 設(shè)計原理車速控制模塊計費動態(tài)顯示里程動態(tài)顯示 車速選擇 起/停開關(guān) 基本速率 reset 掃描時鐘 顯示輸出 顯示輸出圖3

12、.1 系統(tǒng)頂層框圖計費器按里程收費，每100米開始一次計費。各模塊功能如下：(1) 車速控制模塊當(dāng)起停鍵為啟動狀態(tài)時（高電平），模塊根據(jù)車速選擇和基本車速發(fā)出響應(yīng)頻率的脈沖驅(qū)動計費器和里程顯示模塊進行計數(shù)；當(dāng)處于停止?fàn)顟B(tài)時暫停發(fā)出脈沖，此時計費器和里程顯示模塊相應(yīng)的停止計數(shù)。(2) 里程動態(tài)顯示模塊其包括計數(shù)車速控制模塊發(fā)出的脈沖以及將計數(shù)顯示動態(tài)顯示出來，每來一個脈沖里程值加0.1（控制器每發(fā)一個脈沖代表運行了0.1公里）。(3) 計費動態(tài)顯示模塊其初值為10元，當(dāng)里程超過3公里后才接受計數(shù)車速控制模塊發(fā)出的脈沖的驅(qū)動，并且計數(shù)顯示動態(tài)顯示出來，每來一個脈沖（代表運行了0.5公里）其數(shù)值加1

13、元，當(dāng)收費超過20時數(shù)值加1.5元。4 設(shè)計步驟vhdl設(shè)計流程圖（如圖4.0）：vhdl文本編輯vhdl文本編輯fpga/cpld適配器fpga/cpld編輯下載器vhdl仿真器fpga/cpld器件和電路系統(tǒng)時序與功能仿真器圖4.0 vhdl設(shè)計流程圖4.1程序設(shè)計圖4.1系統(tǒng)的總體模塊圖（1）模塊ms的實現(xiàn)（如圖4.1.1所示）圖4.1.1 模塊ms圖模塊ms，輸入端口ck0、ck1為兩個不同的時鐘信號，來模擬汽車的加速和勻速，js加速按鍵。（2）模塊sout的實現(xiàn)（如圖4.1.2所示） 圖4.1.2 模塊sout圖該模塊實現(xiàn)車行狀態(tài)輸出功能，其中clk為時鐘信號，enable 為啟動使

14、能信號，sto暫停信號， clr為清零信號，st為狀態(tài)信號。（3）模塊pulse的實現(xiàn)（如圖4.1.3所示）圖4.1.3 模塊pulse圖該模塊實現(xiàn)將時鐘信號5分頻功能。（4）模塊counter的結(jié)果驗證（如圖4.1.4所示）圖4.1.4 模塊counter圖實現(xiàn)汽車模擬計費功能。clr1為清零信號，si為狀態(tài)信號，c1,c2,c3分別為費用的三為顯示。（5）模塊scan_led的實現(xiàn)（如圖4.1.5所示）圖4.1.5 模塊scan_led圖該模塊實現(xiàn)顯示車費功能。bt為選位信號，sg譯碼信號4.2系統(tǒng)仿真：系統(tǒng)仿真是在實際系統(tǒng)上進行實驗研究比較困難時適用的必不可少的工具，它是指通過系統(tǒng)模型實

15、驗去研究一個已經(jīng)存在或正在設(shè)計的系統(tǒng)的過程，通俗地講，就是進行模型實驗。因而，系統(tǒng)仿真的結(jié)果決定整個課程設(shè)計任務(wù)完成的到位程度。程序輸入完成后進行編譯，編譯完成后，可以對所進行的設(shè)計進行仿真，本課程設(shè)計的仿真平臺是max+plus,通過對vhdl源程序進行編譯檢錯，然后創(chuàng)建波形文件（后綴名為.scf），加入輸入輸出變量，選擇適用的芯片以及設(shè)定仿真結(jié)束時間，設(shè)置好輸入初值進行仿真，得到仿真波形圖：1.模塊ms的結(jié)果驗證(如圖4.2.1)圖4.2.1當(dāng)js為高電平，clk_out按照clk1輸出；低電平時，按照clk0輸出2模塊sout的結(jié)果驗證(如圖4.2.2)enable高電平時，每一個時鐘上

16、升沿時，cqi計數(shù)加1，若cqi=30時，state賦01，30cqi=80時，state賦10態(tài)，.；enable低電平時，cqi計數(shù)暫停，保持不變圖4.2.23模塊pulse的結(jié)果驗證(如圖4.2.3)每個clk0上升沿時，cnt計數(shù)加1，加到4時在下一個時鐘上升沿賦值0；cnt不為0時fout賦值高電平，否則低電平圖4.2.34模塊counter的結(jié)果驗證(如圖4.2.4) si為出租車狀態(tài)信號：“00”表示計費值停止，q1q3不變;“01”計費清零，設(shè)置為起步價10元，q2=1,q3=0,q1=0;“10” 正常計費，每公里1元，“11”超過20元后，每公里1.5元；q1,q2,q3的

17、信號分別賦值給c1,c2,c3圖4.2.45模塊scan_led的結(jié)果驗證(如圖4.2.5)bt位選，sg譯碼對應(yīng)數(shù)字09圖4.2.56模塊taxi的結(jié)果驗證(如圖4.2.6)圖4.2.64.3 結(jié)果分析出租車計費器系統(tǒng)的設(shè)計已全部完成，能按預(yù)期的效果進行模擬汽車啟動、停止、暫停等功能，并設(shè)計動態(tài)掃描電路顯示車費數(shù)目，由動態(tài)掃描電路來完成。車暫時停止不計費，車費保持不變。若停止則車費清零，等待下一次計費的開始。出租車計費器系統(tǒng)的設(shè)計已全部完成，能按預(yù)期的效果進行模擬汽車啟動、停止、暫停等功能，并設(shè)計動態(tài)掃描電路顯示車費數(shù)目，由動態(tài)掃描電路來完成。車暫時停止不計費，車費保持不變。若停止則車費清零

18、，等待下一次計費的開始。各模塊完成后，在將它們組合成完整的出租車系統(tǒng)，在設(shè)計過程中還需要改進的是控制系統(tǒng)的糾錯功能。出租車計費系統(tǒng)的設(shè)計中體現(xiàn)了覆蓋面廣，描述能力強，是一個多層次的硬件描述語言及pld器件速度快，使用方便，便于修改等特點，本設(shè)計在實用方面具有一定的價值。5 結(jié)束語課程設(shè)計是我們專業(yè)課程知識綜合應(yīng)用的實踐訓(xùn)練，著是我們邁向社會，從事職業(yè)工作前一個必不少的過程”千里之行始于足下”，通過這次課程設(shè)計，我深深體會到這句千古名言的真正含義我今天認(rèn)真的進行課程設(shè)計，學(xué)會腳踏實地邁開這一步，就是為明天能穩(wěn)健地在社會大潮中奔跑打下堅實的基礎(chǔ)。通過這次實驗使我收獲很多，對書本理論知識有了進一步加

19、深，初步掌握了maxplusii軟件的一些設(shè)計使用方法。對一些器件的使用方法了解更深刻了，如一些器件的使能端的作用等。主要有以下一些實驗感想1、 應(yīng)該對實驗原理有深刻理解；2、 做實驗必須不急不躁，不能看見其他同學(xué)做的快就沉不住氣了；3、 熟練掌握其他軟件是必要的，如matlab軟件、excel、word等；4、 必須學(xué)會自己調(diào)試電路，一般第一次設(shè)計出的電路都會通不過編譯的，所以要學(xué)會調(diào)試電路，而不是等老師解答或同學(xué)幫助；致 謝 經(jīng)過三周的奮戰(zhàn)我的課程設(shè)計終于完成了。在沒有做課程設(shè)計以前覺得課程設(shè)計只是對這半年來所學(xué)知識的單純總結(jié)，但是通過這次做課程設(shè)計發(fā)現(xiàn)自己的看法有點太片面。課程設(shè)計不僅是

20、對前面所學(xué)知識的一種檢驗，而且也是對自己能力的一種提高。在這次課程設(shè)計中也使我們的同學(xué)關(guān)系更進一步了，同學(xué)之間互相幫助，有什么不懂的大家在一起商量，聽聽不同的看法對我們更好的理解知識，所以在這里非常感謝幫助我的同學(xué)。在此要感謝我們的指導(dǎo)老師陳老師對我們悉心的指導(dǎo)，感謝老師們給我們的幫助。在設(shè)計過程中，我通過查閱大量有關(guān)資料，與同學(xué)交流經(jīng)驗和自學(xué)，并向老師請教等方式，使自己學(xué)到了不少知識，也經(jīng)歷了不少艱辛，收獲頗豐。參考文獻1曹昕燕，周鳳臣，聶春燕.eda技術(shù)實驗與課程設(shè)計【m】.清華大學(xué)出版社2劉欲曉，方強，黃宛寧.eda技術(shù)與vhdl電路開發(fā)應(yīng)用實踐【m】.電子工業(yè)出版社3潘松，黃繼業(yè).ed

21、a技術(shù)實用教程（第三版）【m】.科學(xué)出版社4 趙巖嶺，劉春等.在max+plusii平臺下用vhdl進行數(shù)字電路設(shè)計.西安：希典出版社，20055 康華光主編.電子技術(shù)基礎(chǔ)模擬部分.北京：高等教育出版社，20066 閻石主編.數(shù)字電子技術(shù)基礎(chǔ).北京：高等教育出版社，2003 附錄1：模塊ms清單/ 程序名稱：ms/ 程序功能：模塊ms，輸入端口ck0、ck1為兩個不同的時鐘信號，來模擬汽車的加速和勻速，js加速按鍵。/ 程序作者：金人佼/ 最后修改日期：2010.12.31library ieee;use ieee.std_logic_1164.all;entity ms is port(ck

22、0:in std_logic; /慢速檔的時鐘信號 ck1:in std_logic; /快速檔的時鐘信號 js:in std_logic; /換擋按鍵信號 clk_out:out std_logic);end ms;architecture one of ms isbegin process(js, ck0,ck1) begin if js=0 then clk_out=ck0; /js低電平，則為慢速檔 else clk_out0); /clr低電平,cqi清零 elsif clkevent and clk=1 then /clk上升沿觸發(fā) if sto=1 then state:=00;

23、cqi:=cqi; /sto高電平時，state賦00態(tài) elsif enable =1 then /enable高電平，cqi計數(shù)加1 cqi:=cqi+1; if cqi=30 then state:=01; /cqi30 and cqi=80 then state:=10; /30cqi80時，state賦11態(tài) end if; end if; end if;st=state;end process;end one;附錄3：模塊pulse/ 程序名稱：pulse/ 程序功能：該模塊實現(xiàn)將時鐘信號5分頻功能。/ 程序作者：金人佼/ 最后修改日期：2010.12.31library ieee

24、;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity pulse is port(clk0:in std_logic; fout:out std_logic);end pulse;architecture one of pulse isbegin process(clk0) variable cnt:std_logic_vector(2 downto 0); variable full :std_logic; begin if clk0event and clk0=1 then if cnt=100 then /

25、cnt計數(shù)到5（“100”） cnt:=000 ; /cnt清零 full:=1; /full高電平 else cnt:=cnt+1; /否則計數(shù)cnt加1 full:=0; /full賦低電平 end if; end if;foutq1:=q1;q2:=q2;q3:=q3; when 01= q1:=0000;q2:=0000;q3:=0001; /起步價10元 when 10= if q21001 then q2:=q2+1; else q2:=0000; if q3 if q10101 then q1:=q1+5; else q1:=0000; end if; if q1=0101 th

26、en if q21001 then q2:=q2+1; else q2:=0000; if q31001 then q3:=q3+1; end if; end if; else if q21001 then q2:=q2+2; else q2:=0001; if q3null; end case;end if;c1=q1;c2=q2;c3=q3;end process;end one;附錄5：模塊scan_led的實現(xiàn)/ 程序名稱：scan_led/ 程序功能：該模塊實現(xiàn)顯示車費功能。bt為選位信號，sg譯碼信號。/ 程序作者：金人佼/ 最后修改日期：2010.12.31library iee

27、e;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity scan_led is port(di1:in std_logic_vector(3 downto 0); di2:in std_logic_vector(3 downto 0); di3:in std_logic_vector(3 downto 0); clk2:in std_logic; sg:out std_logic_vector(6 downto 0); bt:out std_logic_vector(2 downto 0);end scan_le

28、d;architecture one of scan_led is signal cnt4 :std_logic_vector(1 downto 0);signal a:std_logic_vector(3 downto 0);beginp1:process(clk2)variable sq :std_logic_vector(1 downto 0); begin if clk2event and clk2=1 then if sq=10 then sq:=00; /位選信號，1-3位循環(huán) else sq:=sq+1; end if; end if; cnt4bt=001;abt=010;ab

29、t=100;abt=100;anull; end case;end process p2; p3:process(a) begin case a is /根據(jù)a的值，顯示09 when 0000=sgsgsgsgsgsgsgsgsgsgnull; end case;end process p3;end one ;附錄6：模塊taxi/ 程序名稱：taxi/ 程序功能：該模塊為最終的頂層模塊。/ 程序作者：金人佼/ 最后修改日期：2010.12.31library ieee;library ieee;use ieee.std_logic_1164.all;entity taxi is port(

30、t_clk0:in std_logic; t_clk1:in std_logic; t_clk2:in std_logic; t_js :in std_logic; t_enable:in std_logic; t_clr:in std_logic; t_sto:in std_logic; t_bt: out std_logic_vector(2 downto 0); t_sg: out std_logic_vector(6 downto 0);end taxi;architecture struc of taxi is /頂層模塊設(shè)計component msport(ck0:in std_l

31、ogic; ck1:in std_logic; js:in std_logic; clk_out:out std_logic);end component;component soutport(clk:in std_logic; enable:in std_logic; sto :in std_logic; clr:in std_logic; st:out std_logic_vector(1 downto 0);end component;component pulseport(clk0:in std_logic; fout:out std_logic);end component;component co