第5章 存儲器系統(tǒng)課件

1、 第5章 存儲器系統(tǒng)主要內(nèi)容： 存儲器系統(tǒng)的概念 半導體存儲器的分類及其特點 半導體存儲芯片的外部特性及其與系統(tǒng)的連接 存儲器接口設計（存儲器擴展技術） 高速緩存 5.1 概 述主要內(nèi)容： 存儲器系統(tǒng)及其主要技術指標 半導體存儲器的分類及特點 兩類半導體存儲器的主要區(qū)別一、存儲器系統(tǒng)1. 存儲器系統(tǒng)的一般概念 將兩個或兩個以上速度、容量和價格各不相同 的存儲器用硬件、軟件或軟硬件相結合的方法 連接起來 系統(tǒng)的存儲速度接近最快的存儲器，容量接近 最大的存儲器。 構成存儲系統(tǒng)。2. 兩種存儲系統(tǒng) 在一般計算機中主要有兩種存儲系統(tǒng)： 主存儲器Cache存儲系統(tǒng) 高速緩沖存儲器 主存儲器虛擬存儲系統(tǒng)

2、磁盤存儲器Cache存儲系統(tǒng) 對程序員是透明的 目標： 提高存儲速度 Cache 主存儲器虛擬存儲系統(tǒng) 對應用程序員是透明的。 目標： 擴大存儲容量 主存儲器 磁盤存儲器3. 主要性能指標 存儲容量（S）（字節(jié)、千字節(jié)、兆字節(jié)等） 存取時間（T）（與系統(tǒng)命中率有關） 命中率（H） T=H*T1+（1-H）*T2 單位容量價格（C） 訪問效率（e）4. 微機中的存儲器 通用寄存器組及 指令、數(shù)據(jù)緩沖棧 片內(nèi)存儲部件 高速緩存 內(nèi)存儲部件 主存儲器 聯(lián)機外存儲器 外存儲部件 脫機外存儲器二、半導體存儲器1. 半導體存儲器 半導體存儲器由能夠表示二進制數(shù)“0”和“1”的、具有記憶功能的半導體器件組成

3、。 能存放一位二進制數(shù)的半導體器件稱為一個存儲元。 若干存儲元構成一個存儲單元。2. 半導體存儲器的分類 隨機存取存儲器（RAM）內(nèi)存儲器 只讀存儲器（ROM隨機存取存儲器（RAM） 靜態(tài)存儲器（SRAM）RAM 動態(tài)存儲器（DRAM）只讀存儲器（ROM） 掩模ROM只讀存儲器 一次性可寫ROM EPROM EEPROM3. 主要技術指標 存儲容量 存儲單元個數(shù)每單元的二進制數(shù)位數(shù) 存取時間 實現(xiàn)一次讀/寫所需要的時間 存取周期 連續(xù)啟動兩次獨立的存儲器操作所需間隔的最小時間 可靠性 功耗 5.2 隨機存取存儲器掌握： SRAM與DRAM的主要特點 幾種常用存儲器芯片及其與系統(tǒng)的連接 存儲器擴

4、展技術一、靜態(tài)存儲器SRAM1. SRAM的特點 存儲元由雙穩(wěn)電路構成，存儲信息穩(wěn)定。2. 典型SRAM芯片 掌握： 主要引腳功能 工作時序 與系統(tǒng)的連接使用典型SRAM芯片 SRAM6264： 容量：8K X 8b 外部引線圖6264芯片的主要引線 地址線：A0-A12； 數(shù)據(jù)線：D0-D7； 輸出允許信號：OE； 寫允許信號：WE； 選片信號：CS1，CS2。6264的工作過程 讀操作 寫操作 工作時序3. 8088總線信號4. 6264芯片與系統(tǒng)的連接5. 存儲器編址存儲器地址6264芯片的編址存儲器編址6. 譯碼電路將輸入的一組高位地址信號通過變換，生一個有效的輸出信號，用于選中某一個

5、存儲器 芯片，從而確定了該存儲器芯片在內(nèi)存中的地址范圍。 將輸入的一組二進制編碼變換為一個特定的輸出信號。譯碼方式 全地址譯碼 部分地址譯碼全地址譯碼 用全部的高位地址信號作為譯碼信號，使 得存儲器芯片的每一個單元都占據(jù)一個唯 一的內(nèi)存地址。全地址譯碼例6264芯片全地址譯碼例全地址譯碼例 若已知某SRAM 6264芯片在內(nèi)存中的地址為：3E000H3FFFFH 試畫出將該芯片連接到系統(tǒng)的譯碼電路。全地址譯碼例 設計步驟： 寫出地址范圍的二進制表示； 確定各高位地址狀態(tài)； 設計譯碼器。全地址譯碼例部分地址譯碼用部分高位地址信號（而不是全部）作為譯碼信號，使得被選中存儲器芯片占有幾組不同的地址范

6、圍。部分地址譯碼例應用舉例 將SRAM 6264芯片與系統(tǒng)連接，使其地址范圍為：38000H39FFFH。 使用74LS138譯碼器構成譯碼電路。存儲器芯片與系統(tǒng)連接例 由題知地址范圍： 0 0 1 1 1 0 0 0 0 0 0 1 1 1 0 0 1 1 高位地址應用舉例 二、動態(tài)隨機存儲器DRAM1. DRAM的特點 存儲元主要由電容構成； 主要特點： 需要定時刷新。2. 典型DRAM芯片2164A 2164A：64K1bit 采用行地址和列地址來確定一個單元； 行列地址分時傳送，共用一組地址信號線； 地址信號線的數(shù)量僅為同等容量SRAM芯片的一半。主要引線 RAS：行地址選通信號。用于

7、鎖存行地址； CAS：列地址選通信號。 地址總線上先送上行地址，后送上列地址，它們分別在#RAS和#CAS有效期間被鎖 存在鎖存器中。 WE=0 數(shù)據(jù)寫入WE：寫允許信號 WE=1 數(shù)據(jù)讀出DIN： 數(shù)據(jù)輸入DOUT：數(shù)據(jù)輸出工作原理 數(shù)據(jù)讀出 數(shù)據(jù)寫入 刷新 工作時序刷新 將存放于每位中的信息讀出再照原樣寫入原單元的過程-刷新 刷新時序3. 2164A在系統(tǒng)中的連接2164A在系統(tǒng)中的連接 DRAM 2164A與系統(tǒng)連接的幾點說明： 芯片上的每個單元中只存放1位二進制碼，每字節(jié)數(shù)據(jù)分別存放在8片芯片中； 系統(tǒng)的每一次訪存操作需同時訪問8片2164A芯片，該8片芯片必須具有完 全相同的地址；

8、芯片的地址選擇是按行、列分時傳送，由系統(tǒng)的低8位送出行地址，高8位送 出列地址。 結論： 每8片2164A構成一個存儲體（單獨一片則無意義）； 每個存儲體內(nèi)的所有芯片具有相同的地址（片內(nèi)地址），應同時被選中，僅有數(shù) 據(jù)信號由各片分別引出。三、存儲器擴展技術（內(nèi)存儲器設計）1. 存儲器擴展 用多片存儲芯片構成一個需要的內(nèi)存空間； 各存儲器芯片在整個內(nèi)存中占據(jù)不同的地址范圍； 任一時刻僅有一片（或一組）被選中。 存儲器芯片的存儲容量等于： 單元數(shù)每單元的位數(shù)擴展段元 字節(jié)數(shù) 字長 擴展字2. 存儲器擴展方法 位擴展 擴展字長 字擴展 擴展單元數(shù) 字位擴展 既擴展字長也擴展單元數(shù)位擴展 構成內(nèi)存的存

9、儲器芯片的字長小于內(nèi)存單元的字長時需進行位擴展。 位擴展：每單元字長的擴展。位擴展例 用8片2164A芯片構成64KB存儲器。位擴展方法： 將每片的地址線、控制線并聯(lián)，數(shù)據(jù)線分別引出。 位擴展特點： 存儲器的單元數(shù)不變，位數(shù)增加。字擴展 地址空間的擴展 芯片每個單元中的字長滿足，但單元數(shù)不滿足。 擴展原則： 每個芯片的地址線、數(shù)據(jù)線、控制線并聯(lián)。 片選端分別引出，以使每個芯片有不同的地址范圍。字擴展示意圖字擴展例 用兩片64K8位的SRAM芯片構成容量128KB的存儲器 兩芯片的地址范圍分別為： 20000H2FFFFH 30000H3FFFFH 字擴展例字位擴展 設計過程： 根據(jù)內(nèi)存容量及芯

10、片容量確定所需存儲芯片數(shù)； 進行位擴展以滿足字長要求； 進行字擴展以滿足容量要求。 若已有存儲芯片的容量為LK，要構成容量為M N的存儲器，需要的芯片數(shù)為： （M / L） （N / K）字位擴展例 用32Kb芯片構成256KB的內(nèi)存。5.3 只讀存儲器（ROM）EPROM（紫外線擦除）EEPROM（電擦除）一、EPROM1. 特點 可多次編程寫入； 掉電后內(nèi)容不丟失； 內(nèi)容的擦除需用紫外線擦除器。2. EPROM 2764 8K8bit芯片 地址信號：A0 A12 數(shù)據(jù)信號：D0 D7 輸出信號：OE 片選信號：CE 編程脈沖輸入：PGM 其引腳與SRAM 6264完全兼容.2764的工作方

11、式 數(shù)據(jù)讀出 標準編程方式 編程寫入 擦除 快速編程方式編程寫入： 每出現(xiàn)一個編程負脈沖就寫入一個字節(jié)數(shù)據(jù)二、EEPROM1. 特點 可在線編程寫入； 掉電后內(nèi)容不丟失； 電可擦除。2. 典型EEPROM芯片98C64A 8K8bit芯片； 13根地址線（A0 A12）； 8位數(shù)據(jù)線（D0 D7）； 輸出允許信號（OE）； 寫允許信號（WE）； 選片信號（CE）； 狀態(tài)輸出端（READY / BUSY）。3. 工作方式數(shù)據(jù)讀出 字節(jié)寫入：每一次BUSY正脈沖寫入一個字節(jié)編程寫入 自動頁寫入：每一次BUSY正脈沖寫 入一頁（1 32字節(jié)） 字節(jié)擦除：一次擦除一個字節(jié)擦除 片擦除：一次擦除整片4.

12、 EEPROM的應用 可通過程序?qū)崿F(xiàn)對芯片的讀寫； 僅當READY / BUSY=1時才能進行“寫”操作 “寫”操作的方法： 根據(jù)參數(shù)定時寫入 通過判斷READY / BUSY端的狀態(tài)進行寫入 僅當該端為高電平時才可寫入下一個字節(jié)。四、閃速EEPROM 特點： 通過向內(nèi)部控制寄存器寫入命令的方法來控制芯片的工作方式。工作方式 讀單元內(nèi)容數(shù)據(jù)讀出 讀內(nèi)部狀態(tài)寄存器內(nèi)容 讀芯片的廠家及器件標記編程寫入：數(shù)據(jù)寫入，寫軟件保護 字節(jié)擦除，塊擦除，片擦除擦 除 擦除掛起 5.4 高速緩存（Cache)了解： Cache的基本概念； 基本工作原理； 命中率； Cache的分級體系結構Cache的基本概念

13、設置Cache的理由： CPU與主存之間在執(zhí)行速度上存在較大差異； 高速存儲器芯片的價格較高； 設置Cache的條件： 程序的局部性原理 時間局部性： 最近的訪問項可能在不久的將來再次被訪問 空間局部性： 一個進程所訪問的各項，其地址彼此很接近Cache的工作原理Cache的命中率 訪問內(nèi)存時，CPU首先訪問Cache，找到則“命中”，否則為“不命中”。 命中率影響系統(tǒng)的平均存取速度。 Cache存儲器系統(tǒng)的平均存取速度=Cache存取速度命中率+RAM存取速度不命中率 Cache與內(nèi)存的空間比一般為：1:128Cache的讀寫操作 貫穿讀出式讀操作 旁路讀出式 寫穿式寫操作 回寫式貫穿讀出式

14、 CPU對主存的所有數(shù)據(jù)請求都首先送到Cache，在Cache中查找。 若命中，切斷CPU對主存的請求，并將數(shù)據(jù)送出； 如果不命中，則將數(shù)據(jù)請求傳給主存。 CPU Cache 主存旁路讀出式 CPU向Cache和主存同時發(fā)出數(shù)據(jù)請求。 命中，則Cache將數(shù)據(jù)回送給CPU，并同時中斷CPU對主 存的請求； 若不命中，則Cache不做任何動作，由CPU直接訪問主存 Cache CPU 主 存寫穿式 從CPU發(fā)出的寫信號送Cache的同時也寫入主存。 Cache CPU 主存回寫式（寫更新）數(shù)據(jù)一般只寫到Cache，當Cache中的數(shù)據(jù)被再次更新時，將原更新的數(shù)據(jù)寫入主存相 應單元，并接受新的數(shù)據(jù)。 寫入 更新CPU Cache 主存Cache的分級體系結構 一級Cache：容量一般為8KB-64KB 一級Cache集成在CPU片內(nèi)。L1 Cache分為指令Cache和數(shù)據(jù)Cache。使指令和 數(shù)據(jù)的訪問互不影響。指令Cache用于存放預取的指令。數(shù)據(jù)Cache中存放指令的 操作數(shù)。 二級Cache：容量一般為128KB-2MB 在Pe