RS-232串口通信設計

1、課程設計報告題 目： RS-232 串口通信設計 院 （系）： 信息科學與工程學院 專業(yè)班級：通信工程11學生姓名：詹文魁學 號：指導教師：吳莉老師2014 年 06 月 09 日至 2014 年 6 月 20 日華中科技大學武昌分校制一、設計（調查報告 / 論文）題目RS-232串口通信設計二、設計（調查報告 / 論文）主要內容下述設計內容需由學生個人獨立完成： 1理解電路原理圖與工作過程； 2掌握 RS-232 電氣特性； 3掌握 RS-232 通信原理及串口通信數(shù)據(jù)格式，并編程完成串行數(shù)據(jù)的發(fā)送、接收和顯示； 4能正確處理編程與調試過程中所遇到的問題。三、原始資料1. 通信與電子系統(tǒng)實驗

2、指導書；2. CPLD/FPGA 實驗箱。四、要求的設計（調查 / 論文）成果 1程序結構合理，語言簡潔，格式規(guī)范，注釋詳細； 2. 掌握 RS-232 的工作機制與原理；3. 格式為： 1 位起始位， 8 位數(shù)據(jù)位， 1 位停止位，無奇偶校驗位，波特率設定為300Baud。能與計算機正常通信；4. 按要求完成課程設計報告，格式符合學校規(guī)范標準，字數(shù)不少于 2000 字。五、進程安排第 1 天 選題，課題講解；第 2-3 天 課題分析，完成設計方案；第 4-6 天 軟件編程；第 7-8 天 軟件調試，故障排查；第 9 天 結果驗收，評分； 第 10 天 撰寫課設報告。六、主要參考資料1 陳曦.

3、 通信與電子系統(tǒng)實驗指導書 ,武漢: 華中科技大學武昌分校 .2 譚會生 .EDA技術及應用 , 西安：西安電子科技大學出版社 ,2010.3 潘松，黃繼業(yè) .EDA技術與 VHDL,北京 :清華大學出版社 ,2009.指導教師（簽名）：20 年 月 日目錄1. 課程設計的目的 42. 課程設計題目描述和要求 43. 課程設計報告內容 43.1 課題設計方案及基本原理 43.2 軟件設計 73.3 問題 144. 總結 155. 參考資料 16附錄 程序清單 171. 課程設計的目的：（1）學習 RS-232串口通信數(shù)據(jù)結構，并編程完成串行數(shù)據(jù)的接收和顯示。（2）掌握 RS-232 的工作機制

4、與原理。（ 3）熟練掌握 Quartus2 軟件的使用。（ 4）了解 CPLD/FPGA實驗箱。2. 課程設計題目描述和要求 ：（ 1）課程設計題目：基于 FPGA的串口通信程序設計。（2）課程設計要求： 下述設計內容需由學生個人獨立完成： 1 理解電路原理圖與工作過程； 2 掌握 RS-232 電氣特性； 3 掌握 RS-232 通信原理及串口通信數(shù)據(jù)格式，并編程完成串行數(shù)據(jù)的接收和 顯示；4 能正確處理編程與調試過程中所遇到的問題 ;5. 在 FPGA中構造一個異步串行通信控制模塊，完成 PC 機發(fā)送的接收，并設計 顯示模塊，完成接收數(shù)據(jù)的顯示（3）要求的設計成果：1 程序結構合理，語言簡

5、潔，格式規(guī)范，注釋詳細；2. 掌握 RS-232 的工作機制與原理；3. 格式為： 1 位起始位， 8 位數(shù)據(jù)位， 1 位停止位，無奇偶校驗位，波特率設定為 300Baud。能與計算機正常通信；4. 按要求完成課程設計報告，格式符合學校規(guī)范標準，字數(shù)不少于 2000 字。3. 課程設計報告內容：3.1 課程設計方案及基本原理：設計方案：利用實驗箱上的 MAX232芯片控制通過適當分頻 （分頻的目的是為了達到要求的波 特率，控制數(shù)據(jù)傳輸速率）的串行輸入信號，并將其轉換為并行信號并通過實驗箱上的 數(shù)碼管的后兩位顯示從計算機中傳輸出來的 16 進制數(shù)。例如在計算機端輸入（ FF）則 會在試驗箱上看到

6、（ 000000FF）的顯示圖示?；驹恚篟S-323C標準是美國 EIA（ 電子工業(yè)聯(lián)合會）與 BELL等公司一起開發(fā)的 1969 年公 布的通信協(xié)議。它適合于數(shù)據(jù)傳輸速率在 020000b/s 范圍內的通信。這個標準對串行 通信接口的有關問題，如信號線功能、電器特性都作了明確規(guī)定。EIA-RS-232C中+3V+15V之間的電平為 0，-3V-15V的電平為 1；與 TTL以高 低電平表示邏輯狀態(tài)的規(guī)定不同。 因此，為了能夠同計算機接口或終端的 TTL器件連接， 必須在 EIA-RS-232C與 TTL電路之間進行電平和邏輯關系的變換。 實現(xiàn)這種變換的方法 可用分立元件，也可用集成電路芯

7、片。目前較為廣泛地使用集成電路轉換器件，如 MC1488、SN75150芯片可完成 TTL電平到 EIA 電平的轉換，而 MC1489、SN75154可實現(xiàn) EIA電平到 TTL電平的轉換。 MAX232芯片可完成 TTL EIA 雙向電平轉換。1. 串口通信 :（1）什么是串口通信： 串口是計算機上一種非常通用設備通信的協(xié)議。 大多數(shù)計算機包含兩個基于 RS232 的串口。串口同時也是儀器儀表設備通用的通信協(xié)議；很多 GPIB兼容的設備也帶 有 RS-232 口。同時，串口通信協(xié)議也可以用于獲取遠程采集設備的數(shù)據(jù)。串行接口（ Serial port ）又稱“串口”，主要用于串行式逐位數(shù)據(jù)傳輸

8、。常見的有一 般電腦應用的 RS-232（使用 25 針或 9 針連接器）和工業(yè)電腦應用的半雙 RS-485 與全雙工 RS-422。（2）串口接口規(guī)格： 串行接口按電氣標準及協(xié)議來分，包括 RS-232-C、 RS-422、RS485、USB等。RS-232-C 、 RS-422 與 RS-485 標準只對接口的電氣特性做出規(guī)定，不涉及接插件、 電纜或協(xié)議。 USB是近幾年發(fā)展起來的新型接口標準，主要應用于高速數(shù)據(jù)傳輸 領域。（3）串口通信原理： 串口通信的概念非常簡單， 串口按位（bit ）發(fā)送和接收字節(jié)。盡管比按字節(jié)（byte ） 的并行通信慢， 但是串口可以在使用一根線發(fā)送數(shù)據(jù)的同時用

9、另一根線接收數(shù)據(jù)。 它很簡單并且能夠實現(xiàn)遠距離通信。比如 IEEE488 定義并行通行狀態(tài)時，規(guī)定設 備線總長不得超過 20 米，并且任意兩個設備間的長度不得超過 2 米；而對于串口 而言，長度可達 1200米。典型地，串口用于 ASCII 碼字符的傳輸。通信使用 3根 線完成：（1）地線，（2）發(fā)送，（3）接收。由于串口通信是異步的，端口能夠在 一根線上發(fā)送數(shù)據(jù)同時在另一根線上接收數(shù)據(jù)。其他線用于握手，但是不是必須 的。2.RS232芯片（1）電氣特性：EIA-RS-232C 對電器特性、邏輯電平和各種信號線功能都作了規(guī)定。在 TxD 和 RxD上：邏輯 1（MARK）=-3V-15V 邏輯

10、 0（SPACE）=+3 15V 在 RTS、CTS、 DSR、DTR和 DCD等控制線上： 信號有效（接通， ON狀態(tài)，正電壓） +3V+15V 信號無效（斷開， OFF狀態(tài)，負電壓） =-3V-15（2）RS232接口定義：（3）RS232 總線電平轉換：（4）RS232數(shù)據(jù)傳輸格式：串行通信中，線路空閑時，線路的 TTL 電平總是高，經反向 RS232的電平總是低。 一個數(shù)據(jù)的開始 RS232線路為高電平，結束時 RS232為低電平。數(shù)據(jù)總是從低位向高位 一位一位的傳輸。示波器讀數(shù)時，左邊是數(shù)據(jù)的低位。例如，對于16 進制數(shù)據(jù) 55H和aaH，當采用 8 位數(shù)據(jù)位、 1 位停位傳輸時位停

11、止位傳輸時： 55H=01010101B，高低位倒 序后為 10101010B，加入一個起始位 0，一個停止位 1，55H的數(shù)據(jù)格式為 0101010101 aaH=10101010B，高低位倒序后為 01010101B，加入一個起始位 0，一個停止位 1，aaH 的數(shù)據(jù)格式為： 0010101011（5）RS232通信過程： I：開始通信時，信號線為空閑（邏輯） , 當檢測到由到的跳變時，開始對“接收 時鐘”計數(shù)。II :當計到 8 個時鐘時，對輸入信號進行檢測，若仍為低電平，則確認這是“起 始位”，而不是干擾信號。III: 接收端檢測到起始位后，隔 16個接收時鐘，對輸入信號檢測一次，把對

12、應的值 作為 D0位數(shù)據(jù)。若為邏輯 1, 作為數(shù)據(jù)位 1；若為邏輯 0，作為數(shù)據(jù)位 0。IV:再隔 16個接收時鐘，對輸入信號檢測一次，把對應的值作為D1位數(shù)據(jù)。 . ，直到全部數(shù)據(jù)位都輸入。V: 檢測校驗位 P（如果有的話）。VI: 接收到規(guī)定的數(shù)據(jù)位個數(shù)和校驗位后 ,通信接口電路希望收到停止位 S（邏輯1） ，若此時未收到邏輯說明出現(xiàn)了錯誤在狀態(tài)寄存器中置“幀錯誤”標志若沒 若此時未收到邏輯 1，說明出現(xiàn)了錯誤，在狀態(tài)寄存器中置“幀錯誤”標志。若 沒有錯誤，對全部數(shù)據(jù)位進行奇偶校驗，無校驗錯時，把數(shù)據(jù)位從移位寄存器 中送數(shù)據(jù)輸入寄存器。若校驗錯，在狀態(tài)寄存器中置奇偶錯標志。VII: 本幀信

13、息全部接收完把線路上出現(xiàn)的高電平作為空閑位。VIII : 當信號再次變?yōu)榈蜁r，開始進入下一幀的檢測。3.2 軟件設計1）Quartus 頂層設計1）Quartus 頂層設計如上圖所示，整個頂層設計可以分為 4 個部分，（1）鎖相環(huán)；作用是將輸入的系統(tǒng)如上圖所示，整個頂層設計可以分為 4 個部分，（1）鎖相環(huán)；作用是將輸入的系統(tǒng) 時鐘信號（系統(tǒng)時鐘 50MHZ轉） 換為 12MHZ的sysclk 時鐘，在進入 RS232前先進行第一次 分頻彌補 RS232自身分頻不足的特點。（2）核心模塊 RS232;作用是將計算機輸入的串行 數(shù)據(jù)轉換為并行數(shù)據(jù)便于給后方的顯示模塊處理。 （ 3）分頻模塊；作用

14、是給顯示模塊提 供所需的時鐘，由于顯示模塊的本質是一個個顯示，所以為了能同時顯示故將輸入頻率 調至 1KHz以上讓人眼無法一個個識別形成同時顯示的效果。 （ 4）顯示模塊；作用是將 輸入的并行信號（ 8 位）分成 4 位一組，即兩組進行處理后在試驗箱的數(shù)碼管上顯示。時鐘信號（系統(tǒng)時鐘 50MHZ轉） 換為 12MHZ的sysclk 時鐘，在進入 RS232前先進行第一次分頻彌補 RS232自身分頻不足的特點2）核心模塊 RS232;作用是將計算機輸入的串行數(shù)據(jù)轉換為并行數(shù)據(jù)便于給后方的顯示模塊處理3）分頻模塊；作用是給顯示模塊提供所需的時鐘，由于顯示模塊的本質是一個個顯示，所以為了能同時顯示故

15、將輸入頻率調至 1KHz以上讓人眼無法一個個識別形成同時顯示的效果4）顯示模塊；作用是將輸入的并行信號（ 8 位）分成 4 位一組，即兩組進行處理后在試驗箱的數(shù)碼管上顯示 （1-1） 模塊一分析：從上圖可以看出： 1.inclk=50MHz 2.DC=50% 3.Ratio=12/25 ，從而可以得出 outclk=50MHz*12/25=24MHz，再通過 D觸發(fā)器 2 分頻后得到 12MHz的輸出系統(tǒng)時鐘來彌 補 RS232模塊分頻不足的缺點。（1-2） 模塊二分析：上圖所示的為 RS232集成模塊，經VHDL 編譯生成的模塊文件。 輸入為 sysclk=12MHz ，rxd= 計算機輸入

16、的串行數(shù)據(jù)串， disp為 8位的并行數(shù)據(jù)段。程序 1：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity rs232 isport(sysclk: in std_logic;rxd: in std_logic;disp: out std_logic_vector(7 downto 0);end rs232;分析：定義實體。輸入信號，輸入時鐘信號為邏輯信號，輸出信號 disp 為 8 位矢量信號，低位為 0 高位為 7。architecture behv of rs232 issigna

17、l b: std_logic_vector(9 downto 0);signal r: std_logic_vector(3 downto 0);signal j: std_logic_vector(15 downto 0);signal frxd,gt,gtclr,cclk,gate: std_logic;begingate=gt and cclk;disp(7 downto 0)=b(8 downto 1);將串行數(shù)據(jù)段的 1-8 位數(shù)據(jù)位從 b 中取出至于 disp 中。frxd=not rxd;分析：定義機構體。先定義可信號b，r，j 。其中的 b作為數(shù)據(jù)轉移的臨時載體。 R，j 分別

18、作為后續(xù)程序的計數(shù)單元，其中需要注意的是 j 的位數(shù)控制，因為當需要控制波特率的時候，由于 輸入的 sysclk 是固定的 12MHz的系統(tǒng)時鐘信號無法改變， 故能改變的只有 RS232 中的分頻系 數(shù)，但由于分頻的系數(shù)的改變，于是 j 作為計數(shù)信號其值也將隨之改變。s1:process(sysclk,gt)beginif gt=0 then j0);elsif sysclkevent and sysclk=1 thenif j=1001110001000000 then j0);else j=j+1;end if;end if;end process;分析：s1的段碼作用是用來計數(shù)， 所記數(shù)

19、為 RS232的分頻系數(shù)， 上述代碼中的 10011100010 為 40000， 通過計算 12M/1250=9600 ，故可以得知波特率為 9600b/s 。通過改變 j 的值可以很方便的來設 置所需要的波特率。s2:process(j)beginif j=111001 then cclk=1;else cclk=0;end if;end process;分析： s2 的段碼作用是當 j 計數(shù)到一定數(shù)值的時候產生一個脈沖，從而實現(xiàn)分頻的作用。其中 j 值 的設定關系到分頻的占空比，只需要 j 的值在分頻系數(shù)之內即可產生分頻的效果。s3:process(gate,gtclr)beginif

20、gtclr=1 then r=0000;elsif gateevent and gate=1 thenr=r+1;end if;end process;s4:process(gate,r)beginif r=1010 then gtclr=not gate;else gtclr=0;end if;end process;分析： s3，s4段碼的作用是計數(shù)從 0-10 ，即計數(shù)輸入數(shù)據(jù)段的 10位， 0-起始位， 1-8- 數(shù)據(jù)位， 9- 終止位。s5:process(gate,rxd,b)beginif gateevent and gate=1 thenb(9 downto 0)=rxd&b(

21、9 downto 1);將 b 的后 9 位并上 rxd 的第一位組合成新的信號 b 。end if;end process;分析： s5 段碼的作用是，將 rxd 的輸入信號通過移位寄存的方法將 RXD中的數(shù)據(jù)一一取出移動到信 號 b 中，然后再通過的 b 的移位從而將 rxd 中的數(shù)據(jù)段完整的轉移到信號 b 中保存。s6:process(frxd,gtclr)beginif gtclr=1 then gt=0;elsif frxdevent and frxd=1 then gt=1;end if;end process;end behv;分析： s6 的段碼的作用是用于判斷起始位， gt

22、做為標志位，當已經確定為開始時，將 gt的值置 1 (1-3) 模塊三分析：分析：從上圖可以看出其作用是作為分頻，將 50MHz 的輸入信號先通過 PIN1MHZ 模塊將 50MHZ 分為 1Mhz ，再將 1MHZ 的信號輸入到下一個分頻信號中分為頻率為： 1HZ ，488HZ ，1953HZ ， 7812HZ ， 31250HZ ， 125kHZ ，500kHZ 的信號。程序 1：PIN1hzLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY PIN1MHZ ISPORT(CLKIN

23、:IN STD_LOGIC;CLKOUT:OUT STD_LOGIC);END PIN1MHZ;ARCHITECTURE A OF PIN1MHZ ISBEGINPROCESS(CLKIN)VARIABLE CNTTEMP:INTEGER RANGE 0 TO 49;BEGINIF CLKIN=1 AND CLKIN EVENT THENIF CNTTEMP=49 THEN CNTTEMP:=0;ELSEIF CNTTEMP25 THEN CLKOUT=1;ELSE CLKOUT=0;END IF;CNTTEMP:=CNTTEMP+1;END IF ;END IF;END PROCESS;EN

24、D A;分析：上述程序段中可以知道，使用變量 VARIABLE做為計數(shù)，從 0-49 剛好為 50 個數(shù)， 當小于 25 的時候賦值為 1，其余為 0，使得將 50MHZ處理為 1MHZ。當取值大于或 等于 50 時復位為 0。從而達到分頻的目的。程序 2：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt isport(clk:in std_logic;freq1:out std_logic;freq488:out std_logic;freq1953:out std_logi

25、c;freq7812:out std_logic;freq31250:out std_logic;freq125k:out std_logic;freq500k:out std_logic);end cnt;architecture behv of cnt issignal temp:std_logic_vector(19 downto 0);beginprocess(clk)beginif clk event and clk=1 thenif temp=11110100001000111111 then temp=00000000000000000000; elsetemp=temp+1;e

26、nd if;end if;end process;freq1=temp(19);freq488=temp(10);freq1953=temp(8);freq7812=temp(6);freq31250=temp(4);freq125k=temp(2);freq500k=temp(0);end behv;分析：程序 2 的設計思路同樣是使用計數(shù)，但和程序 1 的計數(shù)不完全相同，數(shù)由 16進 制表示，4為2進制組成 1位16進制，所以從第 0位開始可以計數(shù) 2位，第一位 可以計數(shù) 4位，第二位可以計數(shù) 8位，依次可以得出計數(shù)量為 2的 n+1次方個數(shù)， 從而達到同時計數(shù)多個的目的從而產生多個時鐘信

27、號。(1-4) 模塊四分析：碼管。其實質作用是由輸入的信號（ 0-7 計數(shù)為 8 的計數(shù)信號輸入） ，來控制數(shù)碼管的片選。 而 display 的作用是來實現(xiàn)片選，將 RS232 輸出的并行信號的兩部分（每部分 4 位組成一個分析：上圖為 display 模塊的細節(jié)圖。 rxd 中的信號分為兩組輸入，分別進入 muxer 的第 0 組和第 1 組。其余的組全部拉低，達到出去最低兩位顯示，其余為顯示全0 的目的， cnt8 為 0-7 的計數(shù)，作用是控制 muxer 進入 led程序的順序，而 led 是為了實現(xiàn)段選，點亮數(shù)碼管的特定位來 顯示輸入數(shù)值。程序 1.library ieee;use

28、 ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity cnt8 isport(clk:in std_logic;q:out std_logic_vector(2 downto 0); end cnt8;architecture behv of cnt8 issignal temp:std_logic_vector(2 downto 0); beginprocess(clk)beginif clk event and clk=1 then if temp=111 then temp=000;else temp=temp+

29、1;end if;end if;end process; qdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdout=0000000; end case;end process;end behv;分析：程序 led 是完成段顯，將輸入的數(shù)值 0-15 翻譯成對應的數(shù)碼管編碼 (1-5) 接收模塊分析：程序 rsSedn 作為接受模塊，用于將 232 中發(fā)送的數(shù)據(jù)再次回寫到到串口助手的 接收端內！要是程序完全正常的話發(fā)送什么就會在接收窗口接收到什么。3.3 問題 :如何真正的實現(xiàn)發(fā)送和接受同步， 并且發(fā)送的和接收的完

30、全一樣？發(fā)送和接收波特率怎 么弄？答：接收和顯示的已經做出來了，但是發(fā)送的4. 總結：參考文獻1 通信與電子系統(tǒng)實驗指導書 . 武漢：華中科技大學武昌分校 .2 潘松 .EDA技術與 VHDL.北京：清華大學出版社， 2009.3 朱運利.EDA技術應用(第二版). 北京：電子工業(yè)出版社， 2007.4 王行.EDA技術入門與提高 . 西安：西安電子科技大學出版社， 2009.5 李莉 . 電子設計自動化（ EDA）. 北京：中國電力出版社， 2009.附錄 程序清單：程序 1： library ieee;use ieee.std_logic_1164.all;use ieee.std_log

31、ic_unsigned.all;entity rs232 isport(sysclk: in std_logic;rxd: in std_logic;disp: out std_logic_vector(7 downto 0) );end rs232; architecture behv of rs232 issignal b: std_logic_vector(9 downto 0);signal r: std_logic_vector(3 downto 0);signal j: std_logic_vector(15 downto 0);signal frxd,gt,gtclr,cclk,

32、gate: std_logic; begingate=gt and cclk;disp(7 downto 0)=b(8 downto 1); frxd=not rxd; s1:process(sysclk,gt)beginif gt=0 then j0);elsif sysclkevent and sysclk=1 thenif j=1001110001000000 then j0); else j=j+1;end if;end if; end process; s2:process(j) beginif j=111001 then cclk=1;else cclk=0;end if; end

33、 process; s3:process(gate,gtclr) beginif gtclr=1 then r=0000;elsif gateevent and gate=1 then r=r+1;end if; end process; s4:process(gate,r) beginif r=1010 then gtclr=not gate;else gtclr=0;end if; end process; s5:process(gate,rxd,b) beginif gateevent and gate=1 then b(9 downto 0)=rxd&b(9 downto 1);end

34、 if; end process; s6:process(frxd,gtclr) beginif gtclr=1 then gt=0;elsif frxdevent and frxd=1 then gt=1;end if;end process; end behv;程序 2：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY PIN1MHZ ISPORT(CLKIN:IN STD_LOGIC;CLKOUT:OUT STD_LOGIC);END PIN1MHZ;ARCHITECTURE A

35、 OF PIN1MHZ ISBEGINPROCESS(CLKIN)VARIABLE CNTTEMP:INTEGER RANGE 0 TO 49; BEGINIF CLKIN=1 AND CLKIN EVENT THENIF CNTTEMP=49 THEN CNTTEMP:=0; ELSEIF CNTTEMP25 THEN CLKOUT=1; ELSE CLKOUT=0;END IF; CNTTEMP:=CNTTEMP+1;END IF ;END IF;END PROCESS;END A;程序 3： library ieee;use ieee.std_logic_1164.all;use iee

36、e.std_logic_unsigned.all;entity cnt is port(clk:in std_logic;freq1:out std_logic;freq488:out std_logic; freq1953:out std_logic;freq7812:out std_logic; freq31250:out std_logic;freq125k:out std_logic;freq500k:out std_logic); end cnt;architecture behv of cnt is signal temp:std_logic_vector(19 downto 0)

37、; beginprocess(clk)beginif clk event and clk=1 thenif temp=11110100001000111111 then temp=00000000000000000000; elsetemp=temp+1;end if;end if; end process; freq1=temp(19); freq488=temp(10); freq1953=temp(8); freq7812=temp(6); freq31250=temp(4); freq125k=temp(2); freq500kdoutdoutdoutdoutdoutdoutdoutd

38、outdoutdoutdoutdoutdoutdoutdoutdoutdout=0000000; end case;end process;end behv;程序 5： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt8 is port(clk:in std_logic;q:out std_logic_vector(2 downto 0); end cnt8;architecture behv of cnt8 issignal temp:std_logic_vector(2 downto 0);beginprocess(clk)beginif c