集成電路分析期末復(fù)習(xí)總結(jié)

1、集成電路分析集成工業(yè)的前后道技術(shù)：半導(dǎo)體（wafer）制造企業(yè)里面，前道主要是把mos管，三極管作到硅片上，后道主要是做金屬互聯(lián)。集成電路發(fā)展：按規(guī)模劃分，集成電路的發(fā)展已經(jīng)歷了哪幾代？參考答案： 按規(guī)模，集成電路的發(fā)展已經(jīng)經(jīng)歷了：SSI、MSI、LSI、VLSI、ULSI及GSI。它的發(fā)展遵循摩爾定律解釋歐姆型接觸和肖特基型接觸。參考答案：半導(dǎo)體表面制作了金屬層后，根據(jù)金屬的種類及半導(dǎo)體摻雜濃度的不同，可形成歐姆型接觸或肖特基型接觸。如果摻雜濃度比較低，金屬和半導(dǎo)體結(jié)合面形成肖特基型接觸。如果摻雜濃度足夠高，金屬和半導(dǎo)體結(jié)合面形成歐姆型接觸。、集成電路主要有哪些基本制造工藝。參考答案：集成電

2、路基本制造工藝包括：外延生長，掩模制造，光刻，刻蝕，摻雜，絕緣層形成，金屬層形成等。光刻工藝：光刻的作用是什么？列舉兩種常用曝光方式。參考答案：光刻是集成電路加工過程中的重要工序，作用是把掩模版上的圖形轉(zhuǎn)換成晶圓上的器件結(jié)構(gòu)。曝光方式：接觸式和非接觸式25、簡述光刻工藝步驟。參考答案： 涂光刻膠，曝光，顯影，腐蝕，去光刻膠。26、光刻膠正膠和負(fù)膠的區(qū)別是什么？ 參考答案：正性光刻膠受光或紫外線照射后感光的部分發(fā)生光分解反應(yīng)，可溶于顯影液，未感光的部分顯影后仍然留在晶圓的表面，它一般適合做長條形狀；負(fù)性光刻膠的未感光部分溶于顯影液中，而感光部分顯影后仍然留在基片表面，它一般適合做窗口結(jié)構(gòu)，如接觸

3、孔、焊盤等。常規(guī)雙極型工藝需要幾次光刻？每次光刻分別有什么作用？參考答案： 需要六次光刻。第一次光刻-N+隱埋層擴(kuò)散孔光刻；第二次光刻-P+隔離擴(kuò)散孔光刻第三次光刻-P型基區(qū)擴(kuò)散孔光刻；第四次光刻-N+發(fā)射區(qū)擴(kuò)散孔光刻；第五次光刻-引線接觸孔光刻；第六次光刻-金屬化內(nèi)連線光刻 摻雜工藝：摻雜的目的是什么？舉出兩種摻雜方法并比較其優(yōu)缺點(diǎn)。參考答案：摻雜的目的是形成特定導(dǎo)電能力的材料區(qū)域，包括N型或P型半導(dǎo)體區(qū)域和絕緣層，以構(gòu)成各種器件結(jié)構(gòu)。摻雜的方法有：熱擴(kuò)散法摻雜和離子注入法摻雜。與熱擴(kuò)散法相比，離子注入法摻雜的優(yōu)點(diǎn)是：可精確控制雜質(zhì)分布，摻雜純度高、均勻性好，容易實(shí)現(xiàn)化合物半導(dǎo)體的摻雜等；缺

4、點(diǎn)是：雜質(zhì)離子對半導(dǎo)體晶格有損傷，這些損傷在某些場合完全消除是無法實(shí)現(xiàn)的；很淺的和很深的注入分布都難以得到；對高劑量的注入，離子注入的產(chǎn)率要受到限制；一般離子注入的設(shè)備相當(dāng)昂貴，試述PN結(jié)的空間電荷區(qū)是如何形成的。參考答案： 在PN結(jié)中，由于N區(qū)中有大量的自由電子，由P區(qū)擴(kuò)散到N區(qū)的空穴將逐漸與N區(qū)的自由電子復(fù)合。同樣，由N區(qū)擴(kuò)散到P區(qū)的自由電子也將逐漸與P區(qū)內(nèi)的空穴復(fù)合。于是在緊靠接觸面兩邊形成了數(shù)值相等、符號相反的一層很薄的空間電荷區(qū)，稱為耗盡層。簡述CMOS工藝的基本工藝流程（以1poly，2metal N阱為例）。參考答案：形成N阱區(qū)，確定nMOS和pMOS有源區(qū)，場和柵氧化，形成多晶

5、硅并刻蝕成圖案，P擴(kuò)散，N擴(kuò)散，刻蝕接觸孔，沉淀第一金屬層并刻蝕成圖案，沉淀第二金屬層并刻蝕成圖案，形成鈍化玻璃并刻蝕焊盤。表面貼裝技術(shù)：電子電路表面組裝技術(shù)（Surface Mount Technology，SMT），稱為表面貼裝或表面安裝技術(shù)。它是一種將無引腳或短引線表面組裝元器件（簡稱SMC/SMD，中文稱片狀元器件）安裝在印制電路板（Printed Circuit Board，PCB)的表面或其它基板的表面上，通過再流焊或浸焊等方法加以焊接組裝的電路裝連技術(shù)。1工藝流程簡化為：印刷-貼片-焊接-檢修有源區(qū)和場區(qū)：有源區(qū)：硅片上做有源器件的區(qū)域。（就是有些阱區(qū)。或者說是采用STI等隔離技

6、術(shù)，隔離開的區(qū)域）。有源區(qū)主要針對MOS而言，不同摻雜可形成n或p型有源區(qū)。有源區(qū)分為源區(qū)和漏區(qū)（摻雜類型相同）在進(jìn)行互聯(lián)之前，兩個(gè)有源區(qū)沒有差別。另外，業(yè)內(nèi)通俗的把有后續(xù)雜質(zhì)注入的地方就都叫做有源區(qū)了。在微電子學(xué)中，場區(qū)是指一種很厚的氧化層，位于芯片上不做晶體管、電極接觸的區(qū)域，可以起到隔離晶體管的作用。有源區(qū)和場區(qū)是互補(bǔ)的，晶體管做在有源區(qū)處，金屬和多晶硅連線多做在場區(qū)上。CMOS工藝中的場區(qū)（即晶體管以外的區(qū)域）需要較厚的氧化層，目的是提高場開啟電壓，使其高于工作電壓，形成良好的隔離；同時(shí)減小金屬層或多晶硅與硅襯底之間的寄生電容。但僅靠增加場氧的厚度仍不能滿足對場開啟的要求（即滿足場在器

7、件正常工作時(shí)不可能開啟的要求），還要對場區(qū)進(jìn)行注入，增加場區(qū)的摻雜濃度，阻止溝道的生成，進(jìn)一步提高開啟電壓。集成電路設(shè)計(jì)的5個(gè)技術(shù)指標(biāo)：1. 集成度（Integration Level）是以一個(gè)IC芯片所包含的元件(晶體管或門/數(shù))來衡量，（包括有源和無源元件）。隨著集成度的提高，使IC及使用IC的電子設(shè)備的功能增強(qiáng)、速度和可靠性提高、功耗降低、體積和重量減小、產(chǎn)品成本下降，從而提高了性能/價(jià)格比，不斷擴(kuò)大其應(yīng)用領(lǐng)域，因此集成度是IC技術(shù)進(jìn)步的標(biāo)志。為了提高集成度采取了增大芯片面積、縮小器件特征尺寸、改進(jìn)電路及結(jié)構(gòu)設(shè)計(jì)等措施。為節(jié)省芯片面積普遍采用了多層布線結(jié)構(gòu)，現(xiàn)已達(dá)到7層布線。晶片集成(W

8、afer Scale Integration-WSI)和三維集成技術(shù)也正在研究開發(fā)。自IC問世以來，集成度不斷提高，現(xiàn)正邁向巨大規(guī)模集成(Giga Scale Integration-GSl)。從電子系統(tǒng)的角度來看，集成度的提高使IC進(jìn)入系統(tǒng)集成或片上系統(tǒng)(SoC)的時(shí)代。 2. 特征尺寸 (Feature Size) （Critical Dimension）特征尺寸定義為器件中最小線條寬度(對MOS器件而言，通常指器件柵電極所決定的溝道幾何長度)，也可定義為最小線條寬度與線條間距之和的一半。減小特征尺寸是提高集成度、改進(jìn)器件性能的關(guān)鍵。特征尺寸的減小主要取決于光刻技術(shù)的改進(jìn)。集成電路的特征尺

9、寸向深亞微米發(fā)展，目前的規(guī)?；a(chǎn)是0.18m、0.15 m 、0.13m工藝， Intel目前將大部分芯片生產(chǎn)制成轉(zhuǎn)換到0.09 m 。下圖自左到方給出的是寬度從4m70nm按比例畫出的線條。由此，我們對特征尺寸的按比例縮小有一個(gè)直觀的印象。 3. 晶片直徑(Wafer Diameter) 為了提高集成度，可適當(dāng)增大芯片面積。然而，芯片面積的增大導(dǎo)致每個(gè)圓片內(nèi)包含的芯片數(shù)減少，從而使生產(chǎn)效率降低，成本高。采用更大直徑的晶片可解決這一問題。晶圓的尺寸增加，當(dāng)前的主流晶圓的尺寸為8吋，正在向12吋晶圓邁進(jìn)。下圖自左到右給出的是從2吋12吋按比例畫出的圓。由此，我們對晶圓尺寸的增加有一個(gè)直觀的印象

10、。4. 芯片面積(Chip Area) 隨著集成度的提高，每芯片所包含的晶體管數(shù)不斷增多，平均芯片面積也隨之增大。芯片面積的增大也帶來一系列新的問題。如大芯片封裝技術(shù)、成品率以及由于每個(gè)大圓片所含芯片數(shù)減少而引起的生產(chǎn)效率降低等。但后一問題可通過增大晶片直徑來解決。5. 封裝(Package) IC的封裝最初采用插孔封裝THP (through-hole package)形式。為適應(yīng)電子設(shè)備高密度組裝的要求，表面安裝封裝(SMP)技術(shù)迅速發(fā)展起來。在電子設(shè)備中使用SMP的優(yōu)點(diǎn)是能節(jié)省空間、改進(jìn)性能和降低成本，因SMP不僅體積小而且可安裝在印制電路板的兩面，使電路板的費(fèi)用降低60，并使性能得到改

11、進(jìn)。1、解釋基本概念：集成電路，集成度，特征尺寸參考答案：A、集成電路（IC：integrated circuit）是指通過一系列特定的加工工藝，將晶體管、二極管等有源器件和電阻、電容等無源器件，按照一定的電路互連，“集成”在一塊半導(dǎo)體晶片（如硅或砷化鎵）上，封裝在一個(gè)外殼內(nèi)，執(zhí)行特定電路或系統(tǒng)功能的集成塊。B、集成度是指在每個(gè)芯片中包含的元器件的數(shù)目。C、特征尺寸是代表工藝光刻條件所能達(dá)到的最小柵長（L）尺寸。2、寫出下列英文縮寫的全稱：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE參考答案：IC：integrated circuit；MOS：metal oxide semi

12、conductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction3、試述集成電路的幾種主要分類方法參考答案：集成電路的分類方法大致有五種：器件結(jié)構(gòu)類型、集成規(guī)模、使用的基片材料、電路功能以及應(yīng)用領(lǐng)域。根據(jù)器件的結(jié)構(gòu)類型，通常將其分為雙極集成電路、MOS集成電路和Bi-MOS集成電路。按集成規(guī)?？煞譃椋盒∫?guī)模集成電路、中規(guī)模

13、集成電路、大規(guī)模集成電路、超大規(guī)模集成電路、特大規(guī)模集成電路和巨大規(guī)模集成電路。按基片結(jié)構(gòu)形式，可分為單片集成電路和混合集成電路兩大類。按電路的功能將其分為數(shù)字集成電路、模擬集成電路和數(shù)?；旌霞呻娐?。按應(yīng)用領(lǐng)域劃分，集成電路又可分為標(biāo)準(zhǔn)通用集成電路和專用集成電路。4、試述“自頂向下”集成電路設(shè)計(jì)步驟。參考答案：“自頂向下”的設(shè)計(jì)步驟中，設(shè)計(jì)者首先需要進(jìn)行行為設(shè)計(jì)以確定芯片的功能；其次進(jìn)行結(jié)構(gòu)設(shè)計(jì)；接著是把各子單元轉(zhuǎn)換成邏輯圖或電路圖；最后將電路圖轉(zhuǎn)換成版圖，并經(jīng)各種驗(yàn)證后以標(biāo)準(zhǔn)版圖數(shù)據(jù)格式輸出。5、比較標(biāo)準(zhǔn)單元法和門陣列法的差異。參考答案：標(biāo)準(zhǔn)單元方法設(shè)計(jì)與門陣列法基本的不同點(diǎn)有：(1) 在

14、門陣列法中邏輯圖是轉(zhuǎn)換成門陣列所具有的單元或宏單元，而標(biāo)準(zhǔn)單元法則轉(zhuǎn)換成標(biāo)準(zhǔn)單元庫中所具有的標(biāo)準(zhǔn)單元。(2) 門陣列設(shè)計(jì)時(shí)首先要選定某一種門復(fù)雜度的基片，因而門陣列的布局和布線是在最大的門數(shù)目、最大的壓焊塊數(shù)目、布線通道的間距都確定的前提下進(jìn)行的。標(biāo)準(zhǔn)單元法則不同，它的單元數(shù)、壓焊塊數(shù)取決于具體設(shè)計(jì)的要求，而且布線通道的間距是可變的，當(dāng)市線發(fā)生困難時(shí)，通道間距可以隨時(shí)加大，因而布局和布線是在一種不太受約束的條件下進(jìn)行的。(3) 門陣列設(shè)計(jì)時(shí)只需要定制部分掩膜版，而標(biāo)準(zhǔn)單元設(shè)計(jì)后需要定制所有的各層掩膜版。6、7、試述集成電路制造中，導(dǎo)體、半導(dǎo)體和絕緣體各起什么作用。參考答案：導(dǎo)體：（1）構(gòu)成低值

15、電阻；（2）構(gòu)成電容元件的極板；（3）構(gòu)成電感元件的繞線；（4）構(gòu)成傳輸線（微帶線和共面波導(dǎo)）的導(dǎo)體結(jié)構(gòu)；（5）與輕摻雜半導(dǎo)體構(gòu)成肖特基結(jié)接觸；（6）與重?fù)诫s半導(dǎo)體構(gòu)成半導(dǎo)體器件的電極的歐姆接觸；（7）構(gòu)成元器件之間的互連；（8）構(gòu)成與外界焊接用的焊盤。半導(dǎo)體：（1）制作襯底材料；（2）構(gòu)成MOS管的源漏區(qū)，集成電路中的基本元件就是依據(jù)半導(dǎo)體的特性構(gòu)成。絕緣體：（1）構(gòu)成電容的介質(zhì)；（2）構(gòu)成MOS（金屬-氧化物-半導(dǎo)體）器件的柵絕緣層；（3）構(gòu)成元件和互連線之間的橫向隔離；（4）構(gòu)成工藝層面之間的垂直向隔離；（5）構(gòu)成防止表面機(jī)械損傷和化學(xué)污染的鈍化層。8、試述半導(dǎo)體特性及其應(yīng)用。參考答案：

16、半導(dǎo)體的電導(dǎo)率在10-22 Scm-110-14 Scm-1之間，導(dǎo)電性能介于導(dǎo)體與絕緣體之間，半導(dǎo)體的特點(diǎn)是其電導(dǎo)率隨外界條件的變化而急劇變化。溫度變化、光照，摻入雜質(zhì)等都能顯著改變半導(dǎo)體的導(dǎo)電性能。半導(dǎo)體的廣泛應(yīng)用：熱敏電阻（測溫度和自動(dòng)控制）；光敏電阻（自動(dòng)控制）；晶體管；集成電路和超大規(guī)模集成電路等。9、列舉兩種典型的金屬與半導(dǎo)體接觸。參考答案： 一種是整流接觸，即制成肖特基勢壘二極管；另一種是非整流接觸，即歐姆接觸。10、11、試比較p-n結(jié)和肖特基結(jié)的主要異同點(diǎn)。參考答案：共同點(diǎn)：由載流子進(jìn)行電流傳導(dǎo)。 不同點(diǎn)：p-n結(jié)由少數(shù)載流子來進(jìn)行電流傳導(dǎo)；肖特基結(jié)的主要傳導(dǎo)機(jī)制是半導(dǎo)體中多

17、數(shù)載流子的熱電子發(fā)射越過電勢勢壘而進(jìn)入金屬中。12、13、MOS器件結(jié)構(gòu)的對稱性使其源漏區(qū)可以互換，雙極型器件是否也具有同樣的特點(diǎn)？若沒有，請說明原因。參考答案：雙極型器件的集電極與發(fā)射極不具有對稱性，不能互換。雖然雙極型器件原理圖顯示兩個(gè)PN結(jié)是對稱的，但實(shí)際制造時(shí)發(fā)射區(qū)的摻雜濃度遠(yuǎn)遠(yuǎn)高于集電區(qū)，而集電結(jié)的面積大于發(fā)射結(jié)的面積。14、什么是MOS管的閾值電壓。參考答案：引起溝道區(qū)產(chǎn)生強(qiáng)表面反型的最小柵電壓，稱為閾值電壓VT。15、討論MOS器件源漏電流與其幾何尺寸的關(guān)系。參考答案：根據(jù)本章給出的式（2.3）可知，MOS器件的柵長L減小，源漏電流增大；柵寬W減小，源漏電流減小。但同時(shí)減小L和W

18、，理論上可保持源漏電流不變。16、MOS管的跨導(dǎo)系數(shù)與哪些參數(shù)有關(guān)？參考答案：是MOS晶體管的跨導(dǎo)系數(shù)，與工藝參數(shù)及器件的幾何尺寸有關(guān)，其關(guān)系為：17、試畫出MOS器件跨導(dǎo)與源漏電壓的函數(shù)曲線。參考答案：18、根據(jù)式（2.3），試推導(dǎo)PMOS器件在不同工作區(qū)域的理想表達(dá)式。參考答案： 0 (a) 截止區(qū)Ids （b）線性區(qū) （c）飽和區(qū)1819、什么叫硅的熱氧化？有哪幾種熱氧化技術(shù)？參考答案：硅的熱氧化法是指硅與氧或水汽，在高溫下經(jīng)化學(xué)反應(yīng)生成SiO2。根據(jù)氧化劑的不同，熱氧化可分為干氧氧化、水汽氧化和濕氧氧化。20、試述晶體外延的意義，列出三種外延方法。參數(shù)答案：晶體外延的意義是：用同質(zhì)材料

19、形成具有不同摻雜種類及濃度，因而具有不同性質(zhì)的晶體層。晶體外延的方法主要有：氣相外延生長、金屬有機(jī)物氣相外延生長、分子束外延生長。21、解釋：同質(zhì)外延、異質(zhì)外延。參考答案：外延生長時(shí)，當(dāng)襯底與外延層為同種材料時(shí)稱為同質(zhì)外延，同質(zhì)外延的目的是形成具有不同摻雜種類及濃度的晶體層，因而它可以具有不同性能。當(dāng)兩者材料相異時(shí)稱異質(zhì)外延，異質(zhì)外延用來形成各種異質(zhì)結(jié)構(gòu)的器件，如異質(zhì)結(jié)晶體管（HBT）。22、掩模在IC制造過程中有什么作用？參考答案： 任何半導(dǎo)體器件及IC都是一系列相聯(lián)系的基本單元的組合，如導(dǎo)體、半導(dǎo)體及在基片不同層上形成的不同尺寸的隔離材料等。要制作出這些結(jié)構(gòu)需要一套掩模。因此掩模是IC制造

20、過程中必須要經(jīng)過的一個(gè)重要環(huán)節(jié)。23、比較整版掩模和單片掩模的區(qū)別，并列舉三種掩模的制造方法。參考答案： 整版按統(tǒng)一的放大率印制，因此稱為1X掩模。這種掩模在一次曝光中，對應(yīng)著一個(gè)芯片陣列的所有電路的圖形都被映射到基片的光刻膠上。單片版通常把實(shí)際電路放大5或10倍，故稱作5X或10X掩模。這樣的掩模上的圖案僅對應(yīng)著基片上芯片陣列中的一個(gè)單元。上面的圖案可通過步進(jìn)曝光機(jī)映射到整個(gè)基片上。掩模的制造方法：a、圖案發(fā)生器法；b、x射線制版；c、電子束描述法。27、試述曝光時(shí)間對設(shè)計(jì)的圖形的影響。參考答案：曝光時(shí)間對設(shè)計(jì)圖形的影響主要是：若曝光時(shí)間較長，對于正性光刻膠則得到的圖形實(shí)際尺寸比預(yù)先設(shè)計(jì)的可

21、能要?。粚τ谪?fù)性光刻膠情況正相反。28、29、IC制造中常采用什么方法形成金屬層？它的作用是什么？參考答案：金屬層的形成主要采用物理汽相沉積(Pysical Vapor Deposition，簡稱PVD)技術(shù)。在半導(dǎo)體工藝發(fā)展過程中，主要的PVD技術(shù)有蒸鍍和濺鍍兩種。金屬層的作用有：（1）形成器件本身的接觸線；（2）形成器件間的互連線；（3）形成焊盤。30、列舉兩種集成電路制造中的器件隔離結(jié)構(gòu)，并比較其優(yōu)缺點(diǎn)。參考答案：兩種最常用的隔離結(jié)構(gòu)：局部氧化隔離法隔離(LOCOS)和淺溝槽隔離(STI)。局部氧化隔離法會產(chǎn)生“鳥嘴”效應(yīng)，影響器件的性能；淺溝槽隔離法能有效地減小“鳥嘴”效應(yīng)。31、試述

22、 “鳥嘴”效應(yīng)是如何產(chǎn)生的？它對MOS器件有什么影響？參考答案： 通常，IC器件之間通過氧化去來隔離的，在局部氧化隔離工藝中，由于氧化過程中的滲透作用，造成了氧化區(qū)具有“鳥嘴形”。這種形狀造成了有源區(qū)的變化，器件的寬度不再是版圖上所畫的。這就是所謂的“鳥嘴”效應(yīng)。當(dāng)器件尺寸縮小后，它將影響MOS器件的開啟電壓。32、33、上題所述N阱CMOS工藝需要哪幾層掩模？每層掩模分別有什么作用？參考答案： 需要十層掩模，每層掩模及其作用如下：Mask1：形成n阱區(qū)Mask2：確定NMOS和PMOS有源區(qū)Mask3：場和柵氧化Mask4：形成多晶硅并刻蝕成圖案Mask5：P擴(kuò)散Mask6：N擴(kuò)散Mask7

23、：刻蝕接觸孔Mask8：沉積第一層金屬并刻蝕成圖案Mask9：沉積第二金屬并刻蝕成圖案Mask10：形成鈍化層并刻蝕焊盤34、為什么在相同工藝條件和相同幾何尺寸下NMOS管速度要高于PMOS管？如果相同柵長的N管和P管要達(dá)到相同的速度，理論上N管和P管要滿足什么條件？參考答案：因?yàn)镹MOS管的導(dǎo)電溝道是由帶負(fù)電的電子累積而成，而PMOS管的導(dǎo)電溝道是由帶正電的空穴累積而成，由于電子的遷移率大約是空穴遷移率的2.5倍，因此NMOS管速度要高于PMOS管。如果相同柵長的N管和P管要達(dá)到相同的速度，從理論上講，PMOS管的柵寬應(yīng)是NMOS管的2.5倍。35、雙極、CMO和BiCMOS集成電路器件各有

24、何特點(diǎn)。參考答案：雙極器件具有速度高、驅(qū)動(dòng)能力強(qiáng)和低噪聲等特性，但功耗大而且集成度低。CMOS器件具有低功耗、集成度高和抗干擾能力強(qiáng)等優(yōu)點(diǎn)，但它的速度較低、驅(qū)動(dòng)能力差，在具有高速要求的環(huán)境下難以適應(yīng)。所以結(jié)合了雙極與CMOS工藝技術(shù)的BiCMOS工藝技術(shù)應(yīng)運(yùn)而生。BiCMOS工藝技術(shù)是將雙極與CMOS器件制作在同一芯片上，這樣就結(jié)合了雙極器件的高跨導(dǎo)、強(qiáng)驅(qū)動(dòng)和CMOS器件高集成度、低功耗的優(yōu)點(diǎn)，使它們互相取長補(bǔ)短、發(fā)揮各自優(yōu)點(diǎn)，從而實(shí)現(xiàn)高速、高集成度、高性能的超大規(guī)模集成電路。36、37、BiCMOS工藝技術(shù)常分為哪兩類？它們各有什么特點(diǎn)？參考答案：BiCMOS工藝技術(shù)大致可以分為兩類：分別是

25、以CMOS工藝為基礎(chǔ)的BiCMOS工藝和以雙極工藝為基礎(chǔ)的BiCMOS工藝。一般來說，以CMOS工藝為基礎(chǔ)的BiCMOS工藝對保證CMOS器件的性能比較有利，同樣以雙極工藝為基礎(chǔ)的BiCMOS工藝對提高保證雙極器件的性能有利。影響B(tài)iCMOS器件性能的主要部分是雙極部分，因此以雙極工藝為基礎(chǔ)的BiCMOS工藝用的較多。38、與以P阱CMOS工藝為基礎(chǔ)的BiCMOS工藝相比，以N阱CMOS工藝為基礎(chǔ)的BiCMOS工藝有什么特點(diǎn)？參考答案：優(yōu)點(diǎn)包括：（1）工藝中添加了基區(qū)摻雜的工藝步驟，這樣就形成了較薄的基區(qū)，提高了NPN晶體管的性能；（2）制作NPN管的N阱將NPN管與襯底自然隔開，這樣就使得N

26、PN晶體管的各極均可以根據(jù)需要進(jìn)行電路連接，增加了NPN晶體管應(yīng)用的靈活性。它的缺點(diǎn)是：NPN管的集電極串聯(lián)電阻還是太大，影響雙極器件的驅(qū)動(dòng)能力。如果以P+-Si為襯底，并在N阱下設(shè)置N+隱埋層，然后進(jìn)行P型外延，可使NPN管的集電極串聯(lián)電阻減小5-6倍，還可以使CMOS器件的抗閂鎖性能大大提高。39、目前GaAs工藝有哪幾類？參考答案： GaAs工藝分為三大類：GaAs MESFET，GaAs HEMT，GaAs HBT40、GaAs HEMT與MESFET的主要區(qū)別是什么？參考答案： HEMT也屬于FET的一種，它有與MESFET相似的結(jié)構(gòu)。HEMT與MESFET之間的區(qū)別在于有源層。41

27、、與CMOS工藝相比，GaAs工藝有什么主要特點(diǎn)？參考答案：與CMOS工藝相比，GaAs工藝具有速度高、噪聲小、驅(qū)動(dòng)能力強(qiáng)的優(yōu)點(diǎn)。但其缺點(diǎn)是價(jià)格高、功耗大、成品率低。42、已知突變PN結(jié)零偏勢壘電容為3pF，內(nèi)建勢壘電壓為0.5V，計(jì)算10V反偏電壓時(shí)的勢壘電容。參考答案： 突變結(jié)，m0.543、對于漸變結(jié)，上述勢壘電容值是多少？參考答案： 漸變結(jié)，m1/344、什么是MOSFET的閾值電壓，它受哪些因素影響？參考答案：閾值電壓Vt是使半導(dǎo)體表面達(dá)到強(qiáng)反型所需加的柵極電壓。它受襯底摻雜濃度、體效應(yīng)、半導(dǎo)體材料的費(fèi)米勢等的影響。45、試述MOS管溝道長度L和寬度W與閾值電壓的關(guān)系。參考答案： 當(dāng)

28、MOS工藝發(fā)展到亞微米、深亞微米水平后，必須考慮二階效應(yīng)。這時(shí)，隨著溝道長度L的減小，閾值電壓將減小；隨著溝道寬度W的減小，閾值電壓將增大。46、圖a中M1和M2為某CMOS工藝中的兩個(gè)NMOS管，M1的W/L12m/6m，M2的W/L4m/2m，其它物理參數(shù)及偏置均相同。圖b中給出了M1的漏極電流Id1隨Vgs的變化曲線，請畫出Id2的大致變化，并說明Id1和Id2有什么不同，并解釋不同的主要原因。 參考答案：考慮MOS器件的窄溝道效應(yīng)，M2的閾值電壓比M1的高，所以電流Id2小于Id1。如圖47、什么是MOS器件的體效應(yīng)？參考答案： MOS工藝中，N管襯底接最低電位，P管襯底接最高電位；但

29、它們的源極卻未必與襯底電位相同，于是源襯存在電壓差，這個(gè)電壓差將影響閾值電壓，這稱為體效應(yīng)。48、MOS器件存在哪些二階效應(yīng)？分別是由什么原因引起的？參考答案： 二階效應(yīng)包括：短溝道效應(yīng)，窄溝道效應(yīng)，遷移率退化，溝道長度調(diào)制效應(yīng)，靜電反饋效應(yīng)等。引起原因見7.4和7.5節(jié)。畫出一個(gè)PMOS管叉指數(shù)為2的版圖俯視圖，要求使漏極電容最小。與相同大小的單指NMOS管相比，漏極電容、柵極電阻有什么變化？49、說明MOS器件噪聲的來源、成因及減小方法。參考答案：MOS器件噪聲的來源：a、熱噪聲，由溝道內(nèi)載流子無規(guī)則運(yùn)動(dòng)引起，可通過增加MOS的柵寬和偏置電流來減小。b、閃爍噪聲，溝道處二氧化硅與硅界面上電

30、子的充放電引起，同樣通過增加MOS的柵寬來減小。50、MOS器件按比例縮小后對器件特性有什么影響？參考答案： 若MOS器件按比例因子縮小后，器件速度得意提高、功耗減小、芯片面積減小集成度提高。51、什么是電阻率？它的單位是什么（國際標(biāo)準(zhǔn)單位制）？參考答案：電阻率是反映材料導(dǎo)電性能的物理量，與導(dǎo)線的長度、橫截面積無關(guān)。數(shù)值上等于L=1m、A=1m2時(shí)的R值，越小說明材料導(dǎo)電性能越好。材料的電阻率與溫度有關(guān)，金屬材料的電阻率隨溫度的升高而增大一般說溫度升高1，電阻率增大約0.4 %。 單位：cm52、試用電導(dǎo)率為102/（cm），厚1m的材料設(shè)計(jì)1k的電阻，設(shè)電阻寬1m，求其長。參考答案：因?yàn)椋海?/p>

31、又電導(dǎo)率與電阻率互為倒數(shù)，所以：53、什么是無源電阻？什么是有源電阻？舉例說明。參考答案：無源電阻通常是合金材料或采用摻雜半導(dǎo)體制作的電阻，而有源電阻則是將晶體管進(jìn)行適當(dāng)?shù)倪B接和偏置，利用晶體管的不同的工作區(qū)所表現(xiàn)出來的不同的電阻特性來做電阻。例：無源電阻有：摻雜半導(dǎo)體、多晶硅電阻等；有源電阻有：工作在飽和區(qū)的PMOS器件。54、集成電容主要有幾種結(jié)構(gòu)？并比較不同結(jié)構(gòu)的優(yōu)缺點(diǎn)。參考答案：1）金屬-絕緣體-金屬(MIM)結(jié)構(gòu)；2）多晶硅/金屬-絕緣體-多晶硅結(jié)構(gòu)；3) 金屬的叉指結(jié)構(gòu)4）PN結(jié)電容；5）MOS電容。55、利用2m6m的多晶硅柵極覆蓋在4m12m薄氧化層的正中間構(gòu)成一個(gè)MOS管，已

32、知Cox5104pF/m2，估算柵極電容。參考答案： MOS結(jié)構(gòu)如圖所示：所以柵極電容：Co51042440pF56、試述兩種傳輸線電感，比較其優(yōu)缺點(diǎn)。參考答案：傳輸線電感可以有微帶線（Microstrip）和共面波導(dǎo)（CPW）兩種實(shí)現(xiàn)方法。相對于微帶線，CPW的優(yōu)點(diǎn)是：1）工藝簡單，費(fèi)用低，因?yàn)樗薪拥鼐€均在上表面而不需接觸孔。2）在相鄰的CPW之間有更好的屏蔽，因此有更高的集成度和更小的芯片尺寸。3）比金屬孔有更低的接地電感。4）低的阻抗和速度色散。CPW的缺點(diǎn)是：1）衰減相對高一些，在50GHz時(shí)，CPW的衰減大約是0.5dB/mm; 2）由于厚的介質(zhì)層，導(dǎo)熱能力差，不利于大功率放大器的

33、實(shí)現(xiàn)。57、比較砷化鎵和磷化銦等襯底與硅襯底上的電感等效電路，試分析兩者存在差異的原因。參考答案： 砷化鎵和磷化銦等襯底為半絕緣體，硅襯底為半導(dǎo)體。因此，硅襯底上電感有襯底損耗電阻和電容。58、版圖設(shè)計(jì)的基本前提是什么？參考答案：版圖設(shè)計(jì)的基本前提條件是：計(jì)算機(jī)輔助版圖設(shè)計(jì)工具；版圖設(shè)計(jì)規(guī)則；與設(shè)計(jì)相關(guān)的工藝文件。59、規(guī)定版圖幾何設(shè)計(jì)規(guī)則的意義是什么？參考答案：版圖幾何設(shè)計(jì)規(guī)則為電路設(shè)計(jì)師和工藝工程師提供了一種必要的信息聯(lián)系。其主要目標(biāo)是獲得有最佳成品率的電路，而幾何尺寸則盡可能地小，同時(shí)又不影響電器電路的可靠性。60、從設(shè)計(jì)的觀點(diǎn)出發(fā)，版圖設(shè)計(jì)規(guī)則應(yīng)包括哪些部分？參考答案： 從設(shè)計(jì)的觀點(diǎn)出發(fā)，設(shè)計(jì)規(guī)則可以分為三部分： （a）決定幾何特征和圖形的幾何規(guī)定，這些規(guī)定保證各個(gè)圖形被此之間具有正確的關(guān)系對設(shè)計(jì)人員來說，這方面的重要考慮是，每層掩模上的各個(gè)圖形部件應(yīng)該相切，或者應(yīng)該保持互相分開；不同掩模上的各個(gè)圖形部件應(yīng)該套合，或者應(yīng)該保持互相分開，一切都符合要求。這些幾何關(guān)系在確定諸如晶體管縱橫比或電容值等最壞情況設(shè)計(jì)參數(shù)方面也很重要。 (b)確定掩模制各和芯片制造中都需要的一組基本圖形部件的強(qiáng)制性要求。典型的圖形部件可能包括制造中所用的各塊掩模精確套準(zhǔn)所需的對準(zhǔn)標(biāo)志，把各個(gè)電路從硅片切下來的劃片間距以及供壓焊封裝用的壓焊點(diǎn)尺寸。(c)定義設(shè)計(jì)人員設(shè)計(jì)時(shí)所用的電參數(shù)