畢業(yè)設(shè)計(jì)論文任意波形發(fā)生器設(shè)計(jì)

1、學(xué)號(hào)業(yè)設(shè)計(jì)題 目：任意波形發(fā)生器設(shè)計(jì)作 者屆 別2016院 部物理與電子學(xué)院專 業(yè)電子科學(xué)與技術(shù)指導(dǎo)老師職 稱副教授完成時(shí)間2016.052畢業(yè)設(shè)計(jì) 摘 要任意波形發(fā)生器(arbitrary waveform generator,awg)作為一種多波型的信號(hào)發(fā)生器，它不僅可以產(chǎn)生鋸齒波、正弦波等常規(guī)波形，而且還能表現(xiàn)出載波調(diào)制的多樣化特點(diǎn)，使波形發(fā)生調(diào)幅、調(diào)相、調(diào)頻和脈沖調(diào)制等。甚至能利用計(jì)算機(jī)軟件實(shí)現(xiàn)波形的編輯，生成用戶所需要的任意波形。任意波形發(fā)生器廣泛應(yīng)用于自動(dòng)控制、電子電路和科學(xué)試驗(yàn)領(lǐng)域，是一款給電子測量工作提供符合技術(shù)要求的電信號(hào)設(shè)備。因此在各個(gè)領(lǐng)域都得到迅

2、猛的發(fā)展。本論文設(shè)計(jì)一款任意波形發(fā)生器，該系統(tǒng)由輸入模塊、fpga模塊、dac數(shù)模轉(zhuǎn)換模塊、顯示模塊4個(gè)部分組成。該設(shè)計(jì)將虛擬化的儀器技術(shù)、串行總線接口技術(shù)和直接數(shù)字頻率合成技術(shù)完美地結(jié)合在一起，以現(xiàn)場可編程門陣列（fpga）作為硬件基礎(chǔ)，然后再通過邏輯設(shè)計(jì)、系統(tǒng)軟件設(shè)計(jì)和系統(tǒng)硬件電路設(shè)計(jì)，實(shí)現(xiàn)了一款基于直接數(shù)字頻率合成技術(shù)的低成本、便攜式、可擴(kuò)展的可立即使用的任意波形發(fā)生器。關(guān)鍵詞：數(shù)字頻率合成器；verilog；fpga；仿真iabstract arbitrary waveform generator (arbitrary waveform generator,awg) is a mult

3、i wave signal generator. it can not only generates a sawtooth wave, sine wave and so on conventional waveform and the diversification of the modulated carrier, so that the waveform occurrence amplitude modulation, phase modulation, frequency modulation and pulse modulation. can even use computer sof

4、tware to realize the waveform of the editor, the user needs to generate arbitrary waveform. arbitrary waveform generator is widely used in the field of automatic control, electronic circuit and scientific experiment. it is an electrical signal equipment which meets the technical requirements for ele

5、ctronic measurement.this paper designs an arbitrary waveform generator, which is composed of 4 parts, input module, fpga module, dac module and display module. the design the virtual instrument technology, serial bus interface technology and direct digital frequency synthesis technology perfect comb

6、ination together, convertible to field programmable gate array (fpga) as the basis of hardware, and then through the logic design, system software design and the hardware circuit design, and the implementation of a arbitrary waveform generator based on direct digital frequency synthesis technology o

7、f low cost, portable, scalable and can be immediately used.keywords: digital frequency synthesizer; verilog; fpga;simulationii目 錄摘 要iabstractii第一章緒 論11.1引言11.2 任意波形發(fā)生器國內(nèi)外發(fā)展現(xiàn)狀11.3 問題的提出21.4 主要研究工作及內(nèi)容安排2第二章 直接數(shù)字頻率合成器原理及性能分析32.1 直接數(shù)字頻率合成技術(shù)的基本原理32.2 dds技術(shù)的性能分析4第三章 fpga設(shè)計(jì)流程63.1 fpga簡介63.2 fpga的優(yōu)點(diǎn)63.3 fpg

8、a的設(shè)計(jì)結(jié)構(gòu)7第四章 針對(duì)任意波形發(fā)生器的系統(tǒng)設(shè)計(jì)94.1 系統(tǒng)設(shè)計(jì)94.2 fpga的模塊劃分94.2.1 時(shí)鐘模塊104.2.2 d/a轉(zhuǎn)換模塊11 4.2.3 48位寄存器設(shè)計(jì)114.2.4 地址發(fā)生器模塊12 4.2.5 波形數(shù)據(jù)存儲(chǔ)器設(shè)計(jì)134.2.6 任意波形輸出模塊144.3 任意波形發(fā)生器的fpga實(shí)現(xiàn)14第五章 總結(jié)與展望16參考文獻(xiàn)17致 謝18附 錄19iii第一章緒 論1.1引言波形發(fā)生器是我們生活中一種十分常見的電子測試儀器，能夠?yàn)榇郎y電路形成需要的數(shù)據(jù)信號(hào)，不僅具有精度很高、很好的穩(wěn)定性、操作很簡單等眾多優(yōu)點(diǎn)，而且還能對(duì)波形、波形的頻率、波形的幅值和波形圖的狀態(tài)控制

9、，甚至被用來虛擬出各種各樣復(fù)雜而繁瑣的信號(hào)。隨著通信、雷達(dá)的不斷發(fā)展，對(duì)信號(hào)源的頻率穩(wěn)定度、頻譜純度、頻率范圍和輸出頻率的個(gè)數(shù)以及信號(hào)波形的形狀也提出越來越多的要求。不僅要求能產(chǎn)生正弦波、方波等標(biāo)準(zhǔn)波形，還能根據(jù)需要產(chǎn)生任意波形，且操作方便，輸出波形質(zhì)量好，輸出頻率范圍寬，輸出頻率穩(wěn)定度、準(zhǔn)確度及分辨率高，頻率轉(zhuǎn)換速度快且頻率轉(zhuǎn)換時(shí)輸出波形相位連續(xù)等?？梢姡芯恐谱鞲咝阅艿娜我獠ㄐ伟l(fā)生器十分有必要，而且意義重大。伴隨著經(jīng)濟(jì)技術(shù)的飛速發(fā)展，電子科學(xué)領(lǐng)域的不斷進(jìn)步，開發(fā)具有高性能的、達(dá)到人們所需要的波形發(fā)生器受到了電子科學(xué)界的極大關(guān)注。傳統(tǒng)的信號(hào)發(fā)生器在某些特殊的情況已經(jīng)不再能滿足人們的需求，主要

10、是因?yàn)樵诖蠖鄶?shù)的研究領(lǐng)域中，不僅要求一些規(guī)則的信號(hào)，同時(shí)還要求一些不規(guī)則信號(hào)來應(yīng)用于特殊的系統(tǒng)研究，因此，人們對(duì)所需激勵(lì)源的測試要求不斷提高，尤其是對(duì)于波形發(fā)生器輸出波形的類型、波形的頻率范圍、頻率精度以及頻率的穩(wěn)定度都提出了更高的要求。現(xiàn)在市面上的波形發(fā)生器大都采用了dds（direct digital synthesizer，直接數(shù)字式頻率合成器）技術(shù)，這種技術(shù)由美國學(xué)者 j.tierney、c.m.rader和b.gold于1971年首次提出。但是由于dds芯片內(nèi)部的數(shù)據(jù)結(jié)構(gòu)等都是固定的，不容易改變，使得輸出波形的種類有限，系統(tǒng)的可配置性和靈活性也被受到了限制，而且功耗還是比較大、成本也

11、比較高。后來，伴隨著現(xiàn)場可編程門陣列fpga技術(shù)的日益發(fā)展，越來越多的人開始關(guān)注利用fpga技術(shù)來完成波形發(fā)生器的設(shè)計(jì)。1.2 任意波形發(fā)生器國內(nèi)外發(fā)展現(xiàn)狀由于國外對(duì)波形發(fā)生器的研究相對(duì)于國內(nèi)來說起步比較早，它們的產(chǎn)品無論在技術(shù)上，還是在市場占有率上都處于有利領(lǐng)先的地位，為了打破國外波形發(fā)生器的壟斷的格面，并縮小我過與國外在這方面技術(shù)上的差距。我國在20世紀(jì)90年代便開始自主研發(fā)生產(chǎn)波形發(fā)生器，并取得了較好的成績，較突出的有北京的rigol公司，但是其生產(chǎn)的產(chǎn)品在種類、功能和性能等方面仍然與國外存在著一定的差距，而且高端產(chǎn)品的價(jià)格十分昂貴，都在十幾萬元左右，低端一點(diǎn)的都要幾千元。因此，繼續(xù)把重

12、點(diǎn)放在波形發(fā)生器相關(guān)技術(shù)的研究工作上，研制具備低成本、高性能的波形發(fā)生器將會(huì)對(duì)我國電子技術(shù)的發(fā)展和國際影響力都具有極大的促進(jìn)和推動(dòng)作用，具有非常廣闊的發(fā)展前景。從任意波形發(fā)生器的歷史發(fā)展到至今，根據(jù)產(chǎn)品的結(jié)構(gòu)形式可將其分為三種：(1) 獨(dú)立儀器結(jié)構(gòu)形式；（2）pc總線式；（3）vxi模塊式。1.3 問題的提出由于現(xiàn)場可編程門陣列fpga的應(yīng)用領(lǐng)域非常廣泛。在數(shù)據(jù)采集領(lǐng)域，通常的實(shí)現(xiàn)方法是利用a/d轉(zhuǎn)換器將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)之后，再送給處理器。但是對(duì)于高速的a/d和d/a轉(zhuǎn)換芯片來說，fpga可以完成數(shù)據(jù)采集的粘合邏輯功能。在邏輯接口領(lǐng)域中，傳統(tǒng)的設(shè)計(jì)大多都需要專用的接口芯片，如果需要的接口

13、較多，那么將需要較多的外圍芯片，體積、功耗都很大。但采用fpga的方案后，接口邏輯都可以在fpga內(nèi)部來實(shí)現(xiàn)，使電路的設(shè)計(jì)結(jié)構(gòu)更加美觀，在很大的程度上簡化了外圍電路的設(shè)計(jì)。因此，利用現(xiàn)場可編程門陣列fpga和d/a轉(zhuǎn)換芯片來搭建波形發(fā)生模塊，會(huì)使得設(shè)計(jì)更加靈活，輸出波形更加能夠適應(yīng)實(shí)踐的需求。此外，fpga芯片支持在線可編程，能隨時(shí)根據(jù)設(shè)計(jì)需求，對(duì)系統(tǒng)進(jìn)行在線升級(jí)，達(dá)到符合要求的最佳設(shè)計(jì)。本設(shè)計(jì)的設(shè)計(jì)目標(biāo)是根據(jù)任意波形發(fā)生器的特點(diǎn)以及應(yīng)用情況設(shè)計(jì)出一種使用簡單、性能優(yōu)良的一款任意波形發(fā)生器，再結(jié)合新一代的高性能芯片，該器件能夠產(chǎn)生三角波、正弦波、方波等任意常用的波形信號(hào)，甚至能夠根據(jù)用戶的需要

14、生成任意波形。該論文主要是研究基于fpga技術(shù)下的如何確定任意波形發(fā)生器的設(shè)計(jì)方案，設(shè)計(jì)模塊以及設(shè)計(jì)結(jié)構(gòu)和系統(tǒng)設(shè)計(jì)，該如何解決實(shí)際操作的過程出現(xiàn)的波形失真等問題。1.4 主要研究工作及內(nèi)容安排第一章寫緒論，闡述了課題的主要內(nèi)容和和本設(shè)計(jì)要完成的目標(biāo)，并分析了任意波形發(fā)生器的國內(nèi)外發(fā)展現(xiàn)狀。第二章主要對(duì)直接數(shù)字頻率合成技術(shù)（即dds技術(shù)）的原理做理論分析，并且對(duì)dds技術(shù)性能上的優(yōu)點(diǎn)和缺點(diǎn)分別進(jìn)行了說明。第三章介紹了fpga的整個(gè)設(shè)計(jì)結(jié)構(gòu)并加以說明，并詳細(xì)介紹了fpga的發(fā)展歷史背景及優(yōu)點(diǎn)。第四章制定了整個(gè)系統(tǒng)的設(shè)計(jì)流程，分別從不同模塊分析了整個(gè)設(shè)計(jì)的詳細(xì)流程。第五章為整個(gè)設(shè)計(jì)作總結(jié)，對(duì)整個(gè)論文

15、工作作總結(jié)，并指出今后的努力方向。第二章 直接數(shù)字頻率合成器原理及性能分析2.1 直接數(shù)字頻率合成技術(shù)的基本原理首先，直接數(shù)字頻率合成（direct digital synthesizer）電路的實(shí)現(xiàn)是整個(gè)電路系統(tǒng)設(shè)計(jì)的關(guān)鍵。直接數(shù)字頻率合成電路工作時(shí)第一步對(duì)需要的波形進(jìn)行采樣，將采樣數(shù)值存入波形存儲(chǔ)器作為查找表，然后經(jīng)過查找表把數(shù)據(jù)讀出來，再經(jīng)過 d/a 轉(zhuǎn)換器將數(shù)字信號(hào)轉(zhuǎn)化成為模擬信號(hào)，并通過低通濾波器將dac轉(zhuǎn)換器輸出的階梯波轉(zhuǎn)換成光滑的連續(xù)信號(hào)，最后把存入的數(shù)據(jù)重新合成出來。直接數(shù)字頻率合成電路的基本結(jié)構(gòu)一般包括以下幾部分：相位累加器、波形存儲(chǔ)器 rom、數(shù)模轉(zhuǎn)換器 dac 以及低通濾

16、波器等。直接數(shù)字頻率合成器原理結(jié)構(gòu)框圖如圖2-1所示。頻率控制字n寄存器寄存器rom查找表mdac相位控制字p正弦或其他信號(hào)相位調(diào)制器系統(tǒng)時(shí)鐘clk相位累加器k圖2-1 直接數(shù)字頻率合成器原理框圖在圖2-1中，設(shè)為參考時(shí)鐘頻率， p為相位控制字。n為相位累加器的字長，k為頻率控制字，m為rom數(shù)據(jù)位和d/a轉(zhuǎn)換器的字長。相位累加器在時(shí)鐘的控制下以補(bǔ)償k累加，輸出的n位二進(jìn)制碼經(jīng)過處理（截?cái)嗵幚恚┖笈c相位字相加，結(jié)果作為rom的輸入地址，對(duì)波形rom進(jìn)行尋址。合成信號(hào)的波形取決于rom中存儲(chǔ)的幅度碼，因此可以用dds產(chǎn)生任意波形。rom中輸出的m位的幅度碼經(jīng)d/a轉(zhuǎn)換后就可得到合成波形。dds工

17、作時(shí)，頻率控制字fcw在每個(gè)時(shí)鐘周期內(nèi)與相位累加器相加，相位控制字pcw則是作為相位累加器的初始值，相位累加器得到的相位值（02）在每一個(gè)時(shí)鐘周期內(nèi)以二進(jìn)制碼的形式去尋址波形查找表，將相位信息轉(zhuǎn)變?yōu)橄鄳?yīng)的數(shù)字化波形幅度值。數(shù)字化波形送入d/a轉(zhuǎn)換器將數(shù)字波形變換成階梯狀的模擬波形輸出，最后通過低通濾波器濾除其他干擾頻率成分，得到最終需要的實(shí)際波形信號(hào)的輸出。dds 輸出的波形頻率值與采樣時(shí)鐘關(guān)系如2-1 式所示： （2-1）dds的輸出波形相位值見2-2式： （2-2） 其中是最終輸出的起始相位，n是相位寬度，p是相位控制字。2.2 dds技術(shù)的性能分析dds的主要優(yōu)點(diǎn)有：（1）頻率分辨率高由

18、2-1式可以看出，dds輸出頻率與系統(tǒng)時(shí)針成正比，與相位寬度成反比，其分辨率為：,相位寬度每增加一位，頻率分辨率縮小一倍。根據(jù)現(xiàn)如今器件水平，頻率分辨率很容易做到hz的水平。因此dds具有較高的頻率分辨率。（2）頻率改變時(shí)間短dds的頻率轉(zhuǎn)換時(shí)間指的是頻率控制字的傳輸時(shí)間以及以低通濾波器為主的器件頻率響應(yīng)時(shí)間的和。頻率轉(zhuǎn)換時(shí)間指的是從發(fā)出頻率轉(zhuǎn)換指令開始至頻率轉(zhuǎn)換完成，最后到進(jìn)入允許的相位誤差范圍內(nèi)需要的時(shí)間。和鎖相環(huán)和模擬振蕩器等不同在于，dds的內(nèi)部是一個(gè)開環(huán)系統(tǒng)能，能夠快速進(jìn)行頻率的切換。（3）可控性能優(yōu)良。dds芯片在實(shí)際的操作應(yīng)用中，步驟簡單可行 ，過程也非常方便快捷，易于

19、操作盒控制。（4）信號(hào)質(zhì)量精準(zhǔn)可靠。專用dds芯片由于采用特定的集成工藝，內(nèi)部數(shù)字信號(hào)抖動(dòng)很小，可以輸出高質(zhì)量的模擬信號(hào)；利用dds器件也能輸出較高質(zhì)量的信號(hào)，雖然達(dá)不到專用dds芯片的水平，但信號(hào)精度誤差在允許范圍之內(nèi)。   （5）成本低廉。專用dds芯片價(jià)格較高，而用fpga器件設(shè)計(jì)的dds電路嵌入到系統(tǒng)中并不會(huì)使成本增加多少。 （6）任意波形輸出能力。 根據(jù)nyquist定理，如果波形中所包含的高頻分量小于取樣頻率的一半，則輸出的波形完全取決于儲(chǔ)存器的數(shù)據(jù)信號(hào)。那么這個(gè)波形就能夠由dds來產(chǎn)生，而且由于dds為模塊化的結(jié)構(gòu)，因此，只需要變更存儲(chǔ)器里面的信號(hào)就

20、可以利用dds器件來產(chǎn)生出三角弦、矩形波、正弦波等任意波形。 但是dds也有自身很明顯的缺點(diǎn)：（1）輸出信號(hào)的雜散相對(duì)來說很大；（2）輸出帶寬較窄。受器件速度(特別是dac)的限制較為嚴(yán)重。（3）輸出波形的數(shù)據(jù)信號(hào)的帶寬也被限制。dds的輸出雜散很大，造成這樣的原因是信號(hào)合成過程中的相位截?cái)嗾`差、a/d轉(zhuǎn)換器的誤差和d/a轉(zhuǎn)換器的非線性。由于科學(xué)技術(shù)的飛速發(fā)展，這些缺點(diǎn)正逐步得到克服。比如可以通過增長rom波形的長度也能實(shí)現(xiàn)減小相位截?cái)嗾`差的目的：通過增加rom波形的字長和d/a轉(zhuǎn)換器的精度來使得d/a量化誤差減小等。當(dāng)然，總是通過靠增加字長和rom波形的深度和的方法來減小雜散對(duì)性能的提高必然

21、會(huì)受到一定的限制。在較新的dds芯片中普遍采用了12bit的d/a轉(zhuǎn)換器。在已有的研究中，也就dds輸出的頻譜做了大量的數(shù)據(jù)實(shí)驗(yàn)分析后，也得出了其雜波抑制差。dds全數(shù)字結(jié)構(gòu)帶來了很多優(yōu)點(diǎn)，但正是由于這種結(jié)構(gòu)以及訪問查找表時(shí)采用的相位截?cái)?、dac位數(shù)有限等決定了dds的雜波抑制較差。第三章 fpga設(shè)計(jì)流程3.1 fpga簡介fpga(field programmable gate array，現(xiàn)場可編程門陣列) 為1984年由xilinx公司發(fā)明的，fpga是可以再編程的芯片。用戶可以通過對(duì)fpga器件編程實(shí)現(xiàn)所需要的邏輯功能。只要通過改變芯片內(nèi)部集成電路和布線情況，無需修改外圍電路板便可以

22、改變電路的邏輯功能。相對(duì)于cpld（complex programmable logic device，）復(fù)雜可編程邏輯器件而說，fpga更加適合精準(zhǔn)度高的電路中較多的數(shù)字系統(tǒng)。在這兩類可編程邏輯器件中，cpld提供的邏輯資源相對(duì)來說較少，而fpga提供的優(yōu)良的性能、精準(zhǔn)的密度和豐富的資源。因此fpga技術(shù)已經(jīng)在世界各個(gè)領(lǐng)域中占據(jù)了很重要的地位。相對(duì)于asic(application sepcific intergrated gircuits，專用集成電路)而言，fpga是半通用的器件。若想要改變電路功能，則不需要重新定義和設(shè)計(jì)asic的時(shí)間。自1984年xilinx公司推出的第一片現(xiàn)場可編程

23、邏輯器件（fpga）至今，fpga已經(jīng)歷了30幾年的快速發(fā)展歷程。特別是近幾年來，更是發(fā)展迅速。fpga的邏輯規(guī)模已經(jīng)從最初的1000個(gè)可用門發(fā)展到現(xiàn)在的1000萬個(gè)可用門。3.2 fpga的優(yōu)點(diǎn)利用fpga技術(shù)采用直接數(shù)字式頻率合成器（direct digital frequency synthesis，簡稱dds或ddfs）的方式，在fpga中定義rom空間來存儲(chǔ)所需要波形的量化數(shù)據(jù)，根據(jù)不同的頻率要求以頻率控制字作為步進(jìn)對(duì)相位增量進(jìn)行累加，以累加相位值作為地址碼讀取存放在存儲(chǔ)器內(nèi)部的波形數(shù)據(jù)，經(jīng)d/a轉(zhuǎn)換和幅度控制，再經(jīng)過濾波器濾波便可以得到所需要的波形。ddfs具有相對(duì)帶寬很寬，頻率轉(zhuǎn)

24、換時(shí)間極短（可小于20ns），頻率分辨率可以做到很高等優(yōu)點(diǎn)；另外，全數(shù)字化結(jié)構(gòu)便于集成，輸出相位連續(xù)，而且理論上可以實(shí)現(xiàn)任意波形，能夠比較全面的滿足題目的要求。（1） 性能利用硬件并行的優(yōu)勢，fpga打破了順序執(zhí)行的模式，在每個(gè)時(shí)鐘周期內(nèi)完成更多的處理任務(wù)，超越了數(shù)字信號(hào)處理器（dsp）的運(yùn)算能力。 著名的分析與基準(zhǔn)測試公司bdti，發(fā)布基準(zhǔn)表明在某些應(yīng)用方面，fpga每美元的處理能力是dsp解決方案的多倍。在硬件層面控制輸入和輸出（i/ o）為滿足應(yīng)用需求提供了更快速的響應(yīng)時(shí)間和專業(yè)化的功能。（2）上市時(shí)間盡管上市的限制條件越來越多，fpga技術(shù)仍提供了靈活性和快速原型的能力。用戶可以測試一

25、個(gè)想法或概念，并在硬件中完成驗(yàn)證，而無需經(jīng)過自定制asic設(shè)計(jì)漫長的制造過程。由此用戶就可在數(shù)小時(shí)內(nèi)完成逐步的修改并進(jìn)行fpga設(shè)計(jì)迭代，省去了幾周的時(shí)間。商用現(xiàn)成（cots）硬件可提供連接至用戶可編程fpga芯片的不同類型的i/o。高層次的軟件工具的日益普及降低了學(xué)習(xí)曲線與抽象層，并經(jīng)常提供有用的ip核（預(yù)置功能）來實(shí)現(xiàn)高級(jí)控制與信號(hào)處理。（3）成本自定制asic設(shè)計(jì)的非經(jīng)常性工程（nre）費(fèi)用遠(yuǎn)遠(yuǎn)超過基于fpga的硬件解決方案所產(chǎn)生的費(fèi)用。asic設(shè)計(jì)初期的巨大投資表明了原始設(shè)備制造商每年需要運(yùn)輸數(shù)千種芯片，但更多的最終用戶需要的是自定義硬件功能，從而實(shí)現(xiàn)數(shù)十至數(shù)百種系統(tǒng)的開發(fā)?？删幊绦酒?/p>

26、的特性意味著用戶可以節(jié)省制造成本以及漫長的交貨組裝時(shí)間。系統(tǒng)的需求時(shí)時(shí)都會(huì)發(fā)生改變，但改變fpga設(shè)計(jì)所產(chǎn)生的成本相對(duì)asci的巨額費(fèi)用來說是微不足道的。（4）穩(wěn)定性軟件工具提供了編程環(huán)境，fpga電路是真正的編程“硬”執(zhí)行過程?；谔幚砥鞯南到y(tǒng)往往包含了多個(gè)抽象層，可在多個(gè)進(jìn)程之間計(jì)劃任務(wù)、共享資源。驅(qū)動(dòng)層控制著硬件資源，而操作系統(tǒng)管理內(nèi)存和處理器的帶寬。對(duì)于任何給定的處理器內(nèi)核，一次只能執(zhí)行一個(gè)指令，且基于處理器的系統(tǒng)時(shí)刻面臨著嚴(yán)格限時(shí)的任務(wù)相互取占的風(fēng)險(xiǎn)。而fpga不使用操作系統(tǒng)，擁有真正的并行執(zhí)行和專注于每一項(xiàng)任務(wù)的確定性硬件，可減少穩(wěn)定性方面出現(xiàn)問題的可能。（5）長期維護(hù)正如上文所提

27、到的，fpga芯片是現(xiàn)場可升級(jí)的，無需重新設(shè)計(jì)asic所涉及的時(shí)間與費(fèi)用投入。舉例來說，數(shù)字通信協(xié)議包含了可隨時(shí)間改變的規(guī)范，而基于asic的接口可能會(huì)造成維護(hù)和向前兼容方面的困難。可重新配置的fpga芯片能夠適應(yīng)未來需要作出的修改。隨著產(chǎn)品或系統(tǒng)成熟起來，用戶無需花費(fèi)時(shí)間重新設(shè)計(jì)硬件或修改電路板布局就能增強(qiáng)功能。3.3 fpga的設(shè)計(jì)結(jié)構(gòu)這里主要介紹基于fpga/cpld器件以實(shí)現(xiàn)數(shù)字系統(tǒng)的步驟與要點(diǎn)，基于fpga/cpld器件是數(shù)字系統(tǒng)設(shè)計(jì)流程如圖3-1所示，主要包括設(shè)計(jì)輸入、綜合、fpga/cpld器件適配、仿真和編程下載等步驟。設(shè)計(jì)輸入原理圖hdl文本綜合fpga/cpld適配fpga

28、/cpld編程下載功能仿真時(shí)序仿真在線測試圖3-1 基于fpga/cpld的數(shù)字系統(tǒng)設(shè)計(jì)流程第四章 針對(duì)任意波形發(fā)生器的系統(tǒng)設(shè)計(jì)4.1 系統(tǒng)設(shè)計(jì)波形選擇控制字波形選擇寄存器相位字寄存器相位控制字頻率字累加器頻率字寄存器尋址累加器波形數(shù)據(jù)存儲(chǔ)頻率控制字pll倍頻 pll倍頻輸出外部時(shí)鐘fpga設(shè)計(jì)框圖如圖4-1所示。圖4-1 fpga設(shè)計(jì)框圖fpga的主要功能是：（1）產(chǎn)生出與s3c2440一致的接口電路，使其能夠接受arm處理器發(fā)出的控制信號(hào)；（2）可以保存頻率控制字，然后構(gòu)成相位累加器，產(chǎn)生出與主時(shí)鐘頻率相同的ram尋址字；（3）能夠用內(nèi)部的存儲(chǔ)模塊構(gòu)成可以存放多種波形數(shù)據(jù)的rom，再通過對(duì)

29、應(yīng)的控制線進(jìn)行多功能選擇；（4）構(gòu)建出兩個(gè)多波形選擇的輸出通道，其中的一條通道可具備相移功能；（5）使用內(nèi)部倍頻外部低頻晶振源，輸出與主時(shí)鐘同頻的時(shí)鐘，達(dá)到驅(qū)動(dòng)片外高速d/a的目的。該系統(tǒng)可以實(shí)現(xiàn)所學(xué)常規(guī)的固定波形輸出和任意波形輸出。相位累加器用于對(duì)輸入頻率控制字進(jìn)行累加運(yùn)算，輸入頻率控制字決定輸出信號(hào)的頻率和頻率分辨率。因此相位累加器是整個(gè)dds性能的關(guān)鍵部分。傳統(tǒng)的相位累加器是用1個(gè)加法器加1個(gè)d觸發(fā)器組成，調(diào)用其中的1個(gè)宏模塊設(shè)置成32位數(shù)據(jù)相加，再加另一個(gè)32位的宏模塊，就可以組成相位累加器。4.2 fpga的模塊劃分fpga設(shè)計(jì)模塊流程圖如圖4-2所示。頂層模塊dds控制模塊時(shí)鐘模塊

30、波形選擇模塊pw輸入fw輸入pw截取32位流水線累加器romram圖4-2 fpga設(shè)計(jì)模塊流程圖整個(gè)設(shè)計(jì)有一個(gè)頂層模塊，按照功能要求劃分成三個(gè)功能模塊，其中dds控制模塊是整個(gè)dds的核心模塊，相對(duì)來說比較復(fù)雜，又可以劃分成6個(gè)模塊。dds模塊的命令字比較多，一共有8個(gè)，每個(gè)都是8位，通過3位地址線尋址。第一個(gè)命令字是幅值命令字，用來控制輸出波形的幅值，取值范圍是0-255，可以將輸出電壓劃分為255個(gè)電壓等級(jí)。第二個(gè)命令字是波形數(shù)據(jù)命令字，它主要存放即將寫入查找表中的數(shù)據(jù)。第三個(gè)命令字是查找表地址命令字，它主要存放選中的查找表的地址。第四、五、六個(gè)命令字是分頻系數(shù)命令字，一共24位，用來將

31、輸入的全局時(shí)鐘分頻，作為相位累加器的時(shí)鐘源，3個(gè)命令字中依次為低八位、中八位、高八位。第七個(gè)的命令字是頻率控制命令字，主要存放頻率控制字，頻率控制字一共12位，它存放其中低八位，最后的命令字是控制命令字，其中高四位用來存放頻率控制字的高四位，最低位用來控制查找表的寫入，當(dāng)它為高電平時(shí)，將波形數(shù)據(jù)命令字中數(shù)據(jù)寫入查找表地址命令字中的地址。該命令字的第二位控制啟動(dòng)波形生成，當(dāng)它為高電平時(shí)，dds模塊開始輸出波形，當(dāng)它為低電平是，停止輸出波形。4.2.1 時(shí)鐘模塊由耐奎斯特采樣定理如要得到輸出頻率為20mhz的信號(hào)，那么，所輸入的信號(hào)時(shí)鐘頻率必須得達(dá)到50mhz以上。采樣的頻率越高，輸出的波形的平坦

32、度越好，同時(shí)波形的的采樣點(diǎn)數(shù)也就越多，那么所獲得的波形的質(zhì)量也就越好。本設(shè)計(jì)中的dds模塊是一個(gè)高速模塊，所以，對(duì)系統(tǒng)時(shí)鐘也就有很高的要求，不僅需要有很高的穩(wěn)定性，而且還需要有較高的頻率，如果在fpga的時(shí)鐘端直接加一個(gè)高頻晶振，時(shí)鐘不會(huì)穩(wěn)定，而且費(fèi)用將會(huì)很高，功耗會(huì)很大。所以在本篇論文中，直接采用altera公司的pll核，在fpga時(shí)鐘端只要加一個(gè)低頻晶振，那么就可以通過。如圖4-3中為用一個(gè)低頻晶振生成出的pll的實(shí)例圖，它們兩個(gè)時(shí)鐘都是都一個(gè)pll所產(chǎn)生的，因此，輸出的時(shí)鐘偏移都在允許范圍內(nèi)。時(shí)鐘倍頻模塊如圖4-3所示。圖4-3 時(shí)鐘倍頻模塊4.2.2 d/a轉(zhuǎn)換模塊 n位的d/a轉(zhuǎn)換

33、器方框圖如圖4-4所示。n位數(shù)字量輸入數(shù)碼寄存器n位模擬開關(guān)解碼網(wǎng)絡(luò)求和電路模擬量輸出基準(zhǔn)電壓圖4-4 n位的d/a轉(zhuǎn)換器方框圖從dds的波形存儲(chǔ)器輸出的仍只是代表波形幅度量化值的n位數(shù)字信號(hào)，要得到模擬輸出信號(hào)還需經(jīng)d/a轉(zhuǎn)換電路進(jìn)行數(shù)一摸轉(zhuǎn)換電路。d/a轉(zhuǎn)換器是由電阻解碼網(wǎng)絡(luò)以及二進(jìn)制數(shù)碼控制的開關(guān)組成，并根據(jù)應(yīng)用需要附加了一些功能電路構(gòu)成的。d/a轉(zhuǎn)換器將每一位的代碼按其權(quán)的大小轉(zhuǎn)換成相應(yīng)的模擬量，然后將這些模擬量相加，即可得與數(shù)字量成正比的總模擬量，從而實(shí)現(xiàn)了數(shù)模轉(zhuǎn)換。另外，系統(tǒng)還要求能夠做到輸出波形幅度、相位、頻率可調(diào)。這樣如果要做到幅度可調(diào)就必須調(diào)節(jié)數(shù)模轉(zhuǎn)換的基準(zhǔn)電壓。而數(shù)模轉(zhuǎn)換的

34、輸出模擬量的大小與基準(zhǔn)電壓有關(guān)。4.2.3 48位寄存器設(shè)計(jì)本設(shè)計(jì)采用了48位寄存器，用來存儲(chǔ)從arm處理器讀取的48位控制信號(hào)。其中控制信號(hào)的低16位用于作波形的選擇，相位的偏移?？刂菩盘?hào)的高位當(dāng)作頻率控制字使用，結(jié)合fpga的累加器產(chǎn)生32位地址數(shù)據(jù)。利用這個(gè)地址從波形存儲(chǔ)器里將波形調(diào)用出來，輸出相應(yīng)的波形。verilog hdl程序：module r_sydff （rb,d,clk,q）;input rb,clk;input 47:0d;output 47:0q;reg47:0q;always (posedge clk or negedge rb)q<=(!rb)?0:d;endm

35、odule將上述程序利用quartusii仿真出來圖形如下圖4-5所示。圖4-5 48位寄存器仿真圖 從仿真結(jié)果可以看出從外部輸入的值d已經(jīng)被存放在fpga劃分出來的寄存器q當(dāng)中。實(shí)現(xiàn)了48位寄存器的功能。4.2.4 地址發(fā)生器模塊地址發(fā)生器模塊包含相位累加器和相位控制器，其中相位累加器是dds模塊的核心部件，完成接收單片機(jī)送來的頻率、相位等控制數(shù)據(jù)。本模塊主要通過編程對(duì)fpga芯片完成功能，所用到的硬件連接也只是fpga芯片通過編程所分配的i/ o引腳。用fpga芯片形成相位累加器的程序如下。 if ( clk_24 c event and clk_24= c 1 c ) th en sin

36、tt : = sintt + sint_s( 19 downto 0) ; rom_addr < = sint t( 23 downto 16) ;仿真波形如圖4-6所示。圖4-6 相位累加器程序仿真圖解仿真時(shí)序如圖 4-7 所示。圖4-7 相位調(diào)制仿真圖解4.2.5 波形數(shù)據(jù)存儲(chǔ)器設(shè)計(jì)系統(tǒng)中波形發(fā)生器能夠產(chǎn)生任意波形，我們利用宏定義的方法，在fpga內(nèi)部定義一雙口ram單元，可在帶電的狀態(tài)下實(shí)現(xiàn)對(duì)當(dāng)前波形的存儲(chǔ)。同時(shí)由于是采用雙口接口，可實(shí)現(xiàn)的數(shù)據(jù)的高速讀取和寫入。經(jīng)過七步的設(shè)置，就可以生成一個(gè)rom的ip核。當(dāng)在波形rom中固化所需波形的一個(gè)周期的幅度值后，由地址發(fā)生器產(chǎn)生的地址對(duì)波

37、形rom尋址，依次可取出送至d/a轉(zhuǎn)換及濾波后即可得到所需的模擬波形輸出。受到掉電存儲(chǔ)原理的啟發(fā)，我們?yōu)閒pga（ram定義在fpga中）外接一鋰電電池，這樣即可保證掉電后ram中的數(shù)據(jù)也不丟失。verilog hdl程序:module rom8 (address,inclock,q);input 7:0 address; input inclock;output 7:0 q;wire 7:0 subes wire0;wire 7:0 q=sub一 wire07:0;lpm_ rom lpm- rom- component (.address (address),.inclock (inclo

38、ck),.q(sub wire0),.memenab (),.outclock(); defparam lpm- rom- ended_device family="acex 1 k", ipm rom_component.lpm width=8, lpm rom component.lpm- widthad=8, lpm一 rom component.lpm_ address control="registered", ipm一 rom_ component.lpm- outdata="unregistered&qu

39、ot;, ipm- rom- component.lpm_file="sindata.mif", lpm_ rom_ component.lpm一ype="lpm_ rom" endmodule調(diào)用上述程序，將rom表中的數(shù)據(jù)調(diào)出，可形成最后的波形。下面以正弦波為例子。32位正弦波仿真圖如4-8所示。圖4-8 32位正弦波仿真圖4.2.6 任意波形輸出模塊圖4-9是所設(shè)計(jì)的dds任意波形發(fā)生器在quartusii6.0中的時(shí)序仿真。(以正弦波為例)。圖4-9 dds任意波形發(fā)生器輸出正弦波數(shù)字仿真圖4.3任意波形發(fā)生器的fpga實(shí)現(xiàn)在早期的dds系統(tǒng)中，

40、使用的是分離的數(shù)字器件搭接，但隨著整個(gè)電路系統(tǒng)運(yùn)行頻率的提高，采用分離器件構(gòu)建的dds電路也有其自身無法解決的問題，這主要表現(xiàn)在系統(tǒng)工作頻率和電磁兼容上。后來出現(xiàn)的專用dds芯片，對(duì)科學(xué)技術(shù)的發(fā)展起了推動(dòng)作用，然而專用dds芯片有其自身的缺陷價(jià)格昂貴，目前還無法實(shí)現(xiàn)任意波形輸出。近來，cpld及fpga的發(fā)展克服了它的弊端并為它的實(shí)現(xiàn)和發(fā)展提供了更好的技術(shù)手段。fpga的應(yīng)用不但使得數(shù)字電路系統(tǒng)的設(shè)計(jì)更加方便。用fpga按照dds的基本原理和結(jié)構(gòu)設(shè)計(jì)和實(shí)現(xiàn)一個(gè)任意波形發(fā)生器，所以dds的幾個(gè)基本部分都是應(yīng)當(dāng)具備的。實(shí)現(xiàn)任意波形發(fā)生的關(guān)鍵在于把存放波形量化表的rom換成了可以改寫的ram，這樣通

41、過與ram的接口可以改變存放在波形ram中的數(shù)據(jù)從而實(shí)現(xiàn)任意波形發(fā)生。采用fpga設(shè)計(jì)dds電路比用專用dds芯片更加靈活。相比之下，fpga的功能完全取決于設(shè)計(jì)本身的需求，可復(fù)雜也可簡單，因?yàn)橹灰淖僨pga中的rom數(shù)據(jù)，dds就可以產(chǎn)生任意波形，因此具有很大的靈活性。另外，將dds設(shè)計(jì)嵌入到fpga芯片所構(gòu)成的系統(tǒng)中，其系統(tǒng)成本不會(huì)增加多少，但購買專用芯片的價(jià)格則是前者的數(shù)倍。并且fpga芯片還支持在系統(tǒng)現(xiàn)場升級(jí)，雖然在精度和速度上稍顯不足，但也能大致滿足大部分系統(tǒng)的使用要求。因此，采用fpga來設(shè)計(jì)dds系統(tǒng)具有比較高的性價(jià)比。 第五章 總結(jié)與展望隨著電子行業(yè)的高速發(fā)展，對(duì)任意波形發(fā)生

42、器的需求越來越大。本文首先介紹了任意波形發(fā)生器的發(fā)展，然后介紹了實(shí)現(xiàn)任意波形發(fā)生器的主流技術(shù)dds技術(shù)。直接數(shù)字頻率合成器（dds）是從相位概念出發(fā)直接合成所需波形的一種頻率合成技術(shù)。通過學(xué)習(xí)研究，了解了dds工作的特點(diǎn)和方式，闡述了dds信號(hào)合成技術(shù)的優(yōu)勢，掌握了在quartus ii環(huán)境下對(duì)fpga設(shè)計(jì)，構(gòu)建dds的技術(shù)，發(fā)揮了任意波形輸出的靈活性。通過該設(shè)計(jì)，掌握了dds的理論原理，熟練了fpga的設(shè)計(jì)與使用，加深了對(duì)單片機(jī)控制系統(tǒng)的理解，提高了自己的專業(yè)能力。同時(shí)，設(shè)計(jì)中還存在一些不足之處。本文章詳細(xì)闡述了產(chǎn)生任意波形數(shù)據(jù)和基于fpga的硬件設(shè)計(jì)部分，以quartus軟件平臺(tái)作為開發(fā)工

43、具，選用cycloneii系列的ep2c5-f256c6 fpga芯片實(shí)現(xiàn)dds結(jié)構(gòu)中的數(shù)字部分，其中相位累加器是dds的核心部件，重點(diǎn)闡述了相位累加器部分的設(shè)計(jì)，采用8級(jí)流水線結(jié)構(gòu)借助前5級(jí)的超前進(jìn)位模塊，編譯的最高工作頻率，由31797 mhz提高到3367 mhz，采用此種設(shè)計(jì)方法，節(jié)約了成本，縮短了開發(fā)周期，具有可行性。由于作者水平有限、經(jīng)驗(yàn)不夠豐富，本設(shè)計(jì)還是存在許多不足，一些技術(shù)環(huán)節(jié)仍需改進(jìn)。所以，在今后的工作和學(xué)習(xí)中，我將從實(shí)際出發(fā)，把每個(gè)困難都當(dāng)成是一次歷練，積極鉆研，創(chuàng)造出更完美的設(shè)計(jì)。參考文獻(xiàn)1 楊曉慧，楊旭.fpga系統(tǒng)設(shè)計(jì)與實(shí)例m.北京:人民郵電出版社，2010324-336.2 黃智偉，王彥.fpga系統(tǒng)設(shè)計(jì)與實(shí)踐m.北京:電子工業(yè)出版社，2005381-390.3 杜慧敏，李宥謀，趙全良.基于verilog的fpga設(shè)計(jì)基礎(chǔ)m.西安: 西安電子科技大學(xué)出 版社, 2006.02.99-103.4華清遠(yuǎn)見嵌入式培訓(xùn)中心.fpga應(yīng)用開發(fā)入門與典型事例m.北京：人民郵電出版社， 2008.07.70-91.5蔡述庭，陳平，棠潮，吳澤雄.fpga設(shè)計(jì)從電路到系統(tǒng)m.北京：清華大