課程設(shè)計報告：16選1選擇器數(shù)字邏輯課程設(shè)計

1、課程設(shè)計報告課程名稱 數(shù)字邏輯課程設(shè)計 課題 任務(wù)一 16選1選擇器設(shè)計 課題 任務(wù)二 jk觸發(fā)器的設(shè)計 專 業(yè) 網(wǎng)絡(luò)工程 班 級 1102 學(xué) 號 21 姓 名 張宏磊 指導(dǎo)教師 劉洞波 陳華光 陳多2012年 12月 27日課程設(shè)計任務(wù)書課程名稱 數(shù)字邏輯課程設(shè)計 課題 任務(wù)一 16選1選擇器設(shè)計 課題 任務(wù)二 jk觸發(fā)器的設(shè)計 專業(yè)班級 網(wǎng)絡(luò)工程 學(xué)生姓名 1102 學(xué) 號 21 指導(dǎo)老師 劉洞波 鄧作杰 陳多 審 批 任務(wù)書下達(dá)日期： 2012年 12月 27日任務(wù)完成日期： 2013年 01月 11日目 錄 一、16選1選擇器的功能.1函數(shù)真值表.2函數(shù)電路圖.3函數(shù)表達(dá)式.二、詳細(xì)

2、設(shè)計.1創(chuàng)建項目.2vhdl文本設(shè)計語言輸入.3編譯功能界面.4編譯成功.5. 打開波形編輯器窗口.6.對應(yīng)結(jié)點查找.7.綜合編譯形成網(wǎng)表.三、程序功能調(diào)試.1進(jìn)入波形仿真功能.2給定輸入信號.3進(jìn)行時序仿真.4生成波形圖.四、心得體會.-一、jk觸發(fā)器的主要功能.1特性方程.2真植表.3函數(shù)邏輯電路圖.二、詳細(xì)設(shè)計.1創(chuàng)建項目.2輸入文本語言程序進(jìn)行編譯.3編譯成功，選擇波形編輯器功能.4進(jìn)行仿真設(shè)置.5查找對應(yīng)結(jié)點.6形成綜合后網(wǎng)表.三、程序功能調(diào)試.1給定輸入.2進(jìn)入波形仿真.3形成仿真波形.四、心得體會.五、附錄.116選1選擇器設(shè)計源代碼.2 jk觸發(fā)器設(shè)計源代碼.3 參考書目.4課

3、程設(shè)計評分表.一、16選1選擇器的主要功能數(shù)據(jù)選擇器是常用的組合邏輯部件之一。它由組合邏輯電路對數(shù)字信號進(jìn)行控制來完成比較復(fù)雜的邏輯功能。它有若干個數(shù)據(jù)輸入端d0、d1、.，若干個控制輸入端a0、a1，.和一個輸出端y0。數(shù)據(jù)選擇是指經(jīng)過選擇，把多個通道的數(shù)據(jù)傳送到唯一的公共數(shù)據(jù)通道上去。它的功能相當(dāng)于一個多個輸入的單刀多擲開關(guān).因此數(shù)據(jù)選擇器又稱多路轉(zhuǎn)換器或多路開關(guān)。數(shù)據(jù)選擇器(mux)的邏輯功能是在控制輸入端加上適當(dāng)?shù)男盘?，既可從多個輸入數(shù)據(jù)源中講所需的數(shù)據(jù)信號選擇出來，送到輸出端。1. 函數(shù)真值表 輸入輸出abcde000000010010001101000101011001111000

4、1001101011001011110111101111說明：a,b,c,d為輸入地址；e為輸出端2. 函數(shù)電路圖3.函數(shù)表達(dá)式e=+二、詳細(xì)設(shè)計1.工程管理,進(jìn)入quartus|界面，創(chuàng)建項目2.vhdl文本語言設(shè)計輸入3.編譯功能界面4.編譯成功5.打開波形編輯器窗口6.對應(yīng)結(jié)點查找7.綜合編譯，形成綜合編譯后網(wǎng)表三、程序功能調(diào)試1.進(jìn)入波形仿真功能2.給定輸入信號3. 進(jìn)行時序仿真4.形成波形圖四、心得體會總結(jié) 短短一周的eda課程設(shè)計已經(jīng)接近尾聲了，從得知課設(shè)題目，查閱資料，到研究出總體設(shè)計，詳細(xì)設(shè)計，然后編寫程序，再到最后的上機(jī)調(diào)試，修改程序，完善程序，收獲頗多。16選1選擇器的設(shè)計

5、已全部完成，能夠完成預(yù)期的功能，在本課題的設(shè)計中體現(xiàn)了vhdl覆蓋面廣，描述能力強(qiáng)，是一個多層次的硬件描述語言及pld器件速度快，使用方便，便于修改等特點。由于時間有限和經(jīng)驗是平的欠缺，不足之處還望老師予以指正。在這一周里我們再次熟悉和增強(qiáng)了對vhdl語言的基本知識，熟悉利用vhdl語言對常用的的組合邏輯電路和時序邏輯電路編程，把編程和實際結(jié)合起來。vhdl硬件描述語言打破了硬件和軟件設(shè)計人員之間互不干涉的界限，可以使用語言的形式來進(jìn)行數(shù)字系統(tǒng)的硬件結(jié)構(gòu)、行為的描述，直接設(shè)計數(shù)字電路硬件系統(tǒng)。通過編程、下載后，該芯片已經(jīng)具備了原來需要使用復(fù)雜的數(shù)字電路實現(xiàn)的功能；更加了解和加深了對編制和調(diào)試程

6、序的技巧，進(jìn)一步提高了上機(jī)動手能力，培養(yǎng)了使用設(shè)計綜合電路的能力，養(yǎng)成了提供文檔資料的習(xí)慣和規(guī)范編程的思想。本次的課程設(shè)計將各個單一的模塊實現(xiàn)其功能后，學(xué)會通過原理圖或頂層文件把各模塊連接。課設(shè)注重的不僅是把理論知識鞏固，而且應(yīng)把理論和實際相結(jié)合，把知識應(yīng)用到生活中。課設(shè)時間不長，要在短時間內(nèi)完成絕非個人力量能達(dá)到的，要學(xué)會集眾人之精華，還要善于利用已有的工具為己服務(wù)，開拓思維。課設(shè)讓我們認(rèn)識到所學(xué)本科知識的真正實用性，只是這門課開始研究的第一步。一、jk觸發(fā)器的主要功能jk觸發(fā)器是數(shù)字電路觸發(fā)器中的一種電路單元。jk觸發(fā)器具有置0、置1、保持和翻轉(zhuǎn)功能，在各類集成觸發(fā)器中，jk觸發(fā)器的功能最

7、為齊全。在實際應(yīng)用中，它不僅有很強(qiáng)的通用性，而且能靈活地轉(zhuǎn)換其他類型的觸發(fā)器。由jk觸發(fā)器可以構(gòu)成d觸發(fā)器和t觸發(fā)器。1. 特性方程2.真值表cpjk0xx000xx1110000100111010010110110011101111101111103.邏輯電路圖二、詳細(xì)設(shè)計1.新建工程管理2. 輸入文本語言程序進(jìn)行編譯3.編譯成功，選擇波形編輯器功能4.對應(yīng)結(jié)點5.形成綜合編譯后網(wǎng)表三、進(jìn)行程序仿真調(diào)試1.給定輸入信號2.波形仿真測試成功3. 生成波形圖四、心得體會總結(jié) 成了16選1選擇器的電路設(shè)計之后，便開始了jk觸發(fā)器的課題設(shè)計，因為前一個課設(shè)的完成，使我對于quartus軟件的使用有了

8、一定的了解，所以在這個實驗設(shè)計的時候也輕松了很多。在完成jk觸發(fā)器的課設(shè)時，我只要參看書本上的jk觸發(fā)器的設(shè)計思路完成源代碼的編寫即可，然后就是上機(jī)測試編寫的程序，結(jié)果在測試時，出現(xiàn)了錯誤，但是在老師和同學(xué)的幫助下，我終于解決了它，然后編譯、仿真。雖然第二個課設(shè)沒有花費很多的時間，但是我還是發(fā)現(xiàn)，在實際設(shè)計中，僅僅擁有書本上的理論性知識是遠(yuǎn)遠(yuǎn)不夠的，還要把知識與實際操作相結(jié)合，才能更加了解這門課程的精奧之處。課程設(shè)計結(jié)束了，但是從中學(xué)到的知識會讓我受益終身。發(fā)現(xiàn)、提出、分析、解決問題和實踐能力的提高都會受益于我在以后的學(xué)習(xí)、工作和生活中。在設(shè)計的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學(xué)過的知識理

9、解得不夠深刻，掌握得不夠牢固。本次實驗我對一些基本操作有了更好的掌握，對于數(shù)字邏輯電路的設(shè)計也有了更深刻的理解。本次實驗老師都是要求獨立完成。在這一點上很好的鍛煉了我們的獨立完成設(shè)計的能力。這是一次有意義實驗。實驗過程中我們遇到了很多困難然后再自己的努力下克服困難，讓我們體會到的不僅是實驗課程設(shè)計的樂趣，更讓我們學(xué)會了怎樣面對困難。我想自己在計算機(jī)方面的知識還遠(yuǎn)遠(yuǎn)不夠，在今后的學(xué)習(xí)和生活中我會更加努力的不斷學(xué)習(xí)吸取新的知識，注重知識和實踐的結(jié)合。 最后，我們衷心的感謝課設(shè)期間一直指導(dǎo)和陪伴著我們的老師。五、附錄1.16選1選擇器源代碼：library ieee;use ieee.std_log

10、ic_1164.all;use ieee.std_logic_unsigned.all;-*entity lesson8 isport(a: in std_logic_vector(15 downto 0);       sw: in std_logic_vector(3 downto 0);       ena:in std_logic;       y: out std_logic);end lesson8;-*

11、architecture one of lesson8 isbeginprocess(ena,sw)    begin      if ena='1' then         case sw is          when "0000"=>y<=a(0);    &#

12、160;     when "0001"=>y<=a(1);          when "0010"=>y<=a(2);          when "0011"=>y<=a(3);        &#

13、160; when "0100"=>y<=a(4);    when "0101"=>y<=a(5);    when "0110"=>y<=a(6);    when "0111"=>y<=a(7);    when "1000"=>y<=a(8);    when "1001

14、"=>y<=a(9);    when "1010"=>y<=a(10);     when "1011"=>y<=a(11);    when "1100"=>y<=a(12);    when "1101"=>y<=a(13);    when "1110"=>y<

15、;=a(14);    when "1111"=>y<=a(15);    when others=>y<='x'   end case;end if;end process;end architecture one;2.jk觸發(fā)器源代碼：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jk isport( j,k:in std_logic; r

16、eset,clr: in std_logic; clk: in std_logic; q,qn:out std_logic);end jk;architecture behave of jk issignal q1,q2:std_logic;beginprocess(reset,clr,clk,j,k)beginif(reset='0')then q1<='1' q2<='0'elsif(clr='0')then q1<='0' q2<='1'elsif(clk'ev

17、ent and clk='1')then if(j='0' and k='0')then q1<=q1;q2<=q2; elsif(j='0' and k='1')then q1<='0'q2<='1' elsif(j='1' and k='0')then q1<='1'q2<='0' elsif(j='1' and k='1')then q1<=

18、not q1;q2<=not q2; end if;end if;end process;q<=q1;qn<=q2;end behave;參考書目1 eda技術(shù)與vhdl程序開發(fā)基礎(chǔ)教程雷伏容,李俊,尹霞 清華大學(xué)出版社 978-7-302-22416-7 2010 tp312vh/362 vhdl 電路設(shè)計技術(shù)王道憲賀名臣劉偉 國防工業(yè)出版社 7-118-03352-9 2004 tn702/623 vhdl 實用技術(shù)潘松,王國棟 7-81065 7-81065-290-7 2000 tp312vh/14 vhdl 語言100 例詳解北京理工大學(xué)asic研究所 7-900625 7-900625-02-x 1999 tp312vh/35 vhdl編程與仿真王毅平等 人民郵電出版社 7-115-08641-9 2