基于CPLD的高速時鐘電路論文

1、基于CPLD的高速時鐘電路論文 作者： 日期：18 個人收集整理 勿做商業(yè)用途 本文由囩惔風(fēng)輕貢獻(xiàn) doc文檔可能在WAP端瀏覽體驗(yàn)不佳.建議您優(yōu)先選擇TXT，或下載源文件到本機(jī)查看。 哈爾濱工程大學(xué)本科生畢業(yè)論文 第1章 緒論 本章介紹了論文的研究背景、目的和意義，并對國內(nèi)外頻率合成技術(shù)的 發(fā)展和動向做了簡要綜述，最后介紹了本論文的研究內(nèi)容安排。 1。1 研究背景及意義 隨著信號處理技術(shù)的飛速發(fā)展，高速信號處理已逐漸成為了信號處理領(lǐng) 域的研究熱點(diǎn)。而作為高速信號處理系統(tǒng)中的一個重要組成部分,時鐘源(頻 通信、 測試儀器等電子系統(tǒng)實(shí)現(xiàn)高性能指標(biāo)的關(guān)鍵。 因此, 率源)已成為雷達(dá)、 如何設(shè)計(jì)出一

2、個高效、高穩(wěn)定性的時鐘子系統(tǒng)成為一個頭等重要的問題1。 該課題主要針對高速信號處理領(lǐng)域中，系統(tǒng)所需的高性能穩(wěn)定的高速時 鐘電路的設(shè)計(jì)進(jìn)行研究。在不同的系統(tǒng)中，根據(jù)系統(tǒng)設(shè)計(jì)指標(biāo)的要求不同， 時鐘電路所提供的時鐘頻率也不同。 對現(xiàn)代無線通信來說,將晶體振蕩器的高頻率穩(wěn)定性與 LC 振蕩器的寬 可調(diào)性結(jié)合起來的方法是必要的。在頻率合成中我們找到了這兩種性能。頻 率合成是從一個單一頻率的低頻晶體振蕩器中產(chǎn)生多種特別精確頻率的一種 方法。在大多數(shù)接收機(jī)、發(fā)射機(jī)、收發(fā)報機(jī)和測試設(shè)備中,頻率合成是產(chǎn)生 各種頻率的主要技術(shù)。到目前為止，最普遍的頻率合成方法是利用鎖相環(huán)技 術(shù)（PLL）2.ADF4360-7 是

3、 ADI 公司 2004 年推出的一款低功耗的 PLL 芯 片,具有很寬的工作頻帶，輸出頻率范圍為 3501800MHz,且其內(nèi)部集成了 VCO，由外部電感值設(shè)定不同的工作頻段,方便了鎖相環(huán)路的設(shè)計(jì)。 本項(xiàng)目利用 CPLD 為高速時鐘電路提供可編程配置，控制 PLL 芯片 ADF4360-7，使高速時鐘電路具有較寬的時鐘輸出頻率范圍。本文為互聯(lián)網(wǎng)收集,請勿用作商業(yè)用途本文為互聯(lián)網(wǎng)收集,請勿用作商業(yè)用途 1。2 頻率合成技術(shù)的研究現(xiàn)狀 頻率合成器是電子系統(tǒng)的心臟，是決定電子系統(tǒng)性能的關(guān)鍵設(shè)備，隨著 通信、數(shù)字電視、衛(wèi)星定位、航空航天、雷達(dá)和電子對抗等技術(shù)的發(fā)展，對 頻率合成器提出了越來越高的要求

4、。頻率合成技術(shù)是將一個或多個高穩(wěn)定、 1 哈爾濱工程大學(xué)本科生畢業(yè)論文 高精確度的標(biāo)準(zhǔn)頻率經(jīng)過一定變換，產(chǎn)生同樣高穩(wěn)定度和精確度的大量離散 頻率的技術(shù)。頻率合成理論自 20 世紀(jì) 30 年代提出以來,已取得了迅速的發(fā) 展，逐漸形成了目前的 4 種技術(shù):直接頻率合成技術(shù)、鎖相頻率合成技術(shù)、 直接數(shù)字式頻率合成技術(shù)和混合式頻率合成技術(shù)。 直接式頻率合成器是最先出現(xiàn)的一種合成器類型的頻率信號源.這種頻率合 成器原理簡單，易于實(shí)現(xiàn).直接模擬式頻率合成器是由一個高穩(wěn)定、高純度 的晶體參考頻率源，通過倍頻器、分頻器、混頻器，對頻率進(jìn)行加、減、乘、 除運(yùn)算，得到各種所需頻率。直接合成法的優(yōu)點(diǎn)是頻率轉(zhuǎn)換時間短

5、,并能產(chǎn) 生任意小的頻率增量。但用這種方法合成的頻率范圍將受到限制。更重要的 是，直接模擬式頻率合成器不能實(shí)現(xiàn)單片集成，而且輸出端的諧波、噪聲及 寄生頻率難以抑制。因此，直接模擬式頻率合成器已逐漸被鎖相式頻率合成 器、直接數(shù)字式頻率合成器取代。 鎖相式頻率合成器是采用鎖相環(huán)(PLL）進(jìn)行頻率合成的一種頻率合成 器。 它是目前頻率合成器的主流， 可分為整數(shù)頻率合成器和分?jǐn)?shù)頻率合成器。 在壓控振蕩器與鑒相器之間的鎖相環(huán)反饋回路上增加整數(shù)分頻器，就形成了 一個整數(shù)頻率合成器。通過改變分頻系數(shù)，壓控振蕩器就可以產(chǎn)生不同頻率 的輸出信號，其頻率是參考信號頻率的整數(shù)倍，因此稱為整數(shù)頻率合成器。 輸出信號之

6、間的最小頻率間隔等于參考信號的頻率，而這一點(diǎn)也正是整數(shù)頻 率合成器的局限所在。 由于單環(huán) PLL 頻率合成器難于同時滿足合成器在頻帶 寬度、頻率分辨率和頻率轉(zhuǎn)換時間等多方面的性能要求,因此,現(xiàn)代通信與 電子設(shè)備中采用多環(huán) PLL 頻率合成器、 吞除脈沖式鎖相環(huán)頻率合成器或鎖相 環(huán)分?jǐn)?shù)頻率合成器。在多環(huán)頻率合成器中，使用多個鎖相環(huán)路。如在三環(huán)鎖 相頻率合成器中,高位環(huán)提供頻率間隔較大的較高頻率輸出，低位環(huán)提供頻 率間隔較小的較低頻率輸出，加法環(huán)將前兩部分加起來，從而獲得既有較高 的工作頻率，頻率分辨率也很高，又能快速轉(zhuǎn)換頻率的合成信號輸出。在實(shí) 際應(yīng)用中，特別是在超高頻工作情況下，為獲得較大范圍

7、的頻率選擇(較多 的頻率數(shù))和較小的步進(jìn)頻率,多采用吞除脈沖式鎖相環(huán)頻率合成器.本文為互聯(lián)網(wǎng)收集，請勿用作商業(yè)用途文檔為個人收集整理,來源于網(wǎng)絡(luò) 2 哈爾濱工程大學(xué)本科生畢業(yè)論文 直接數(shù)字頻率合成(DDS)技術(shù)是 20 世紀(jì) 80 年代末，隨著數(shù)字集成電 路和微電子技術(shù)的發(fā)展出現(xiàn)的一種新的數(shù)字頻率合成技術(shù)，它從相位量化的 概念出發(fā)進(jìn)行頻率合成。DDS 技術(shù)與傳統(tǒng)的頻率合成技術(shù)相比，具有頻率分 辨率高、相位噪聲小、穩(wěn)定度高、易于調(diào)整及控制靈活等優(yōu)點(diǎn)。盡管 DDS 技術(shù)有很多優(yōu)點(diǎn)， 但它也并不十分完美。 其主要不足是合成信號的頻率較低、 頻譜不純. PLL 技術(shù)具有高頻率、 寬帶、 頻譜質(zhì)量好等優(yōu)

8、點(diǎn)， 但其頻率轉(zhuǎn)換速度低. DDS 技術(shù)則具有高速頻率轉(zhuǎn)換能力、高度的頻率和相位分辨能力，但目前尚不能 做到寬帶，頻譜純度也不如 PLL?；旌鲜筋l率合成技術(shù)利用這兩種技術(shù)各自 的優(yōu)點(diǎn)，將兩者結(jié)合起來，其基本思想是利用 DDS 的高分辨率來解決 PLL 中頻率分辨率和頻率轉(zhuǎn)換時間的矛盾。通常有 DDS 激勵 PLL 和 DDS 附加 PLL 兩種基本方案。在 DDS 激勵 PLL 方案中，使 DDS 在某個頻率附近產(chǎn)生 精細(xì)的頻率步進(jìn)， 并且 DDS 的輸出作為 PLL 的標(biāo)準(zhǔn)輸入信號， 同時將 PLL 設(shè)計(jì)成倍頻環(huán), DDS 產(chǎn)生的信號倍頻到所需的頻率范圍內(nèi)。 將 通過采用高的 鑒相頻率(DD

9、S 的輸出頻率）來提高 PLL 的轉(zhuǎn)換速度,并利用 DDS 的高分 辨率來保證小頻率間隔。 DDS 附加 PLL 方案是在環(huán)路中插入混頻器，使 DDS 和 PLL 的輸出相加，為了使 PLL 具有很小的頻率轉(zhuǎn)換時間，PLL 可采用高 鑒相頻率，而 DDS 小的頻率間隔則可保證輸出頻率的精細(xì)變化。 早期的頻率合成器主要由分立元器件來實(shí)現(xiàn).80 年代以來,微電子技術(shù) 和計(jì)算機(jī)技術(shù)的飛速發(fā)展，使得頻率合成器趨于全集成化，所有電路都集成 在一塊芯片上。頻率合成器的發(fā)展趨勢是頻率更高、系統(tǒng)功能更強(qiáng)、制作工 藝更先進(jìn)、集成度更高、成本更低、系列品種更加完善。雙環(huán)或多環(huán)鎖相式 頻率合成器、DDS 與鎖相式混

10、合的頻率合成器已經(jīng)實(shí)現(xiàn)單片集成。頻率合成 器已經(jīng)與通信系統(tǒng)收發(fā)信機(jī)的射頻電路集成在一起，形成了集接收機(jī)、發(fā)射 機(jī)、頻率合成器于一體的 SOC 芯片3,4.本文為互聯(lián)網(wǎng)收集，請勿用作商業(yè)用途本文為互聯(lián)網(wǎng)收集，請勿用作商業(yè)用途 3 哈爾濱工程大學(xué)本科生畢業(yè)論文 1。3 研究內(nèi)容及章節(jié)安排 本 設(shè) 計(jì) 的 主 要 工 作 是 利 用 CPLD 芯 片 EPM240T100 對 PLL 芯 片 ADF43607 進(jìn)行配置，使它輸出理想的波形。運(yùn)用 Altium Designer 6.7 軟件 進(jìn)行電路原理圖和 PCB 的設(shè)計(jì)。運(yùn)用 VHDL 語言,使用 Quartus II 軟件對 CPLD 進(jìn)行編程

11、。最終實(shí)現(xiàn)一個高速時鐘電路。為達(dá)到這一目的，本設(shè)計(jì)主 要完成了以下工作： 鎖相式頻率合成器工作原理研究； CPLD 芯片 EPM240T100 的使用方法研究， 以及 PLL 芯片 ADF43607 的工作原理和操作方法研究； 硬件系統(tǒng)原理設(shè)計(jì)、硬件開發(fā)流程研究； 了解硬件描述語言的特點(diǎn)以及開發(fā)流程，學(xué)習(xí)使用 VHDL 語言為 CPLD 編程，掌握 Quartus II 軟件的功能以及具體的使用方法； ADF4360-7 配置程序的編寫; 軟件的仿真和調(diào)試、硬件系統(tǒng)調(diào)試以及系統(tǒng)的整體調(diào)試，系統(tǒng)性能 的測試和分析。 具體章節(jié)的內(nèi)容安排如下: 第 1 章 簡單介紹了課題的研究背景， 研究目的和意義

12、， 以及頻率合成技 術(shù)的興起和研究現(xiàn)狀; 第 2 章 介紹了鎖相式頻率合成技術(shù)的原理以及 PLL 芯片 ADF4360-7 的 工作原理和使用方法; 第 3 章 介紹了基于 CPLD 的高速時鐘電路的系統(tǒng)整體方案以及各個硬件 模塊設(shè)計(jì)方案的提出和修正，各個主要模塊核心器件的選擇以及硬件設(shè)計(jì)方 法; 第 4 章 介紹了硬件描述語言 HDL 的概念以及發(fā)展,介紹了目前應(yīng)用最 廣泛的兩種硬件描述語言 VHDL 和 Verilog HDL 的特點(diǎn)，并且對二者的優(yōu)勢 和劣勢進(jìn)行了對比。介紹了基于 CPLD 的高速時鐘電路軟件設(shè)計(jì)的具體流程 以及操作方法； 第 5 章 分別對系統(tǒng)的軟硬件部分進(jìn)行了調(diào)試，

13、調(diào)試無誤后進(jìn)行了系統(tǒng)的本文為互聯(lián)網(wǎng)收集，請勿用作商業(yè)用途文檔為個人收集整理，來源于網(wǎng)絡(luò) 4 哈爾濱工程大學(xué)本科生畢業(yè)論文 整體調(diào)試。對系統(tǒng)的輸出信號進(jìn)行了測試,并且對其進(jìn)行分析。 5 哈爾濱工程大學(xué)本科生畢業(yè)論文 第2章 鎖相式頻率合成技術(shù)及ADF4360-7 頻率合成部分是高速時鐘電路系統(tǒng)中的關(guān)鍵，本章主要介紹了鎖相式頻 率合成技術(shù)的原理，并且介紹了一款典型的 PLL 芯片 ADF4360-7 的工作原 理。 2。1 鎖相式頻率合成技術(shù) 鎖相技術(shù)是一種相位負(fù)反饋技術(shù),它是通過比較參考振蕩的輸出信號與 VCO（壓控振蕩器)輸出信號分頻后的相位。取出與這兩個信號的相位差成正 比的電壓作為誤差電壓

14、來控制 VCO 的頻率，達(dá)到使其與輸入信號頻率相等 的目的。其中，鑒相器比較兩輸入信號的相位,將差值轉(zhuǎn)換成電壓輸出。低 通濾波器濾除鑒相器輸出電壓中的高頻成分和噪聲,取出平均分量去控制 VCO 的頻率。VCO 是頻率受電壓控制的振蕩器，理想的頻率受控特性應(yīng)為 線性的。它的輸出分頻后送到鑒相器的已輸入端,提供負(fù)反饋. 圖 2.1 是鎖相式整數(shù)頻率合成器的原理框圖. fR fr fV 圖 2。1 鎖相式整數(shù)頻率合成器原理框圖 Ve fo 圖 2。1 中, VCO 的輸出端和鑒相器的輸入端之間的反饋回路中加入了 在 一個 ÷ N 的可變分頻器。高穩(wěn)定度的參考振蕩器信號 f R 經(jīng) R 次分

15、頻后,得 到頻率為 f r 的參考脈沖信號.同時，壓控振蕩器的輸出經(jīng) N 次分頻后，得到 頻率為 fV 的脈沖信號，兩個脈沖信號在鑒頻鑒相器進(jìn)行頻率或相位比較。當(dāng) 環(huán)路處于鎖定狀態(tài)時,輸出信號頻率： f o = NfV = Nf r f o 的目的。其輸出頻率點(diǎn)間隔 f = f r 。 6 (2.1) 顯然，只要改變分頻比 N，即可實(shí)現(xiàn)輸出不同頻率的 f o ，從而實(shí)現(xiàn)由 f r 合成 哈爾濱工程大學(xué)本科生畢業(yè)論文 由于單環(huán) PLL 頻率合成器難于同時滿足合成器在頻帶寬度、 頻率分辨率 和頻率轉(zhuǎn)換時間等多方面的性能要求,因此，在現(xiàn)代通信與電子設(shè)備中采用 多環(huán) PLL 頻率合成器、吞除脈沖式鎖相

16、環(huán)頻率合成器或鎖相環(huán)分?jǐn)?shù)頻率合成 器5，6。 在多環(huán)頻率合成器中， 使用多個鎖相環(huán)路。 如在三環(huán)鎖相頻率合成器中, 高位環(huán)提供頻率間隔較大的較高頻率輸出,低位環(huán)提供頻率間隔較小的較低 頻率輸出,加法環(huán)將前兩部分加起來，從而獲得既有較高的工作頻率，頻率 分辨率也很高，又能快速轉(zhuǎn)換頻率的合成信號輸出。 在實(shí)際應(yīng)用中,特別是在超高頻工作情況下，為獲得較大范圍的頻率選 擇（較多的頻率數(shù)）和較小的步進(jìn)頻率，多采用吞除脈沖式鎖相環(huán)頻率合成 器,如圖 2.2 所示。其實(shí)現(xiàn)方法為，在 M 分頻器與壓控振蕩器之間插入高速 雙模前置分頻器( ÷ P 與 ÷（P+1） )和吞除脈沖計(jì)數(shù)器 A，最

17、終得到總頻計(jì)數(shù) 分頻比： N = A（ P + 1) + P （ M A） = PM + A （2。2） 輸出信號頻率為： f o = （ PM + A) f r 可見，頻率范圍擴(kuò)展了 P 倍，而頻率間隔仍然保持為較小的 f r 。 吞除脈沖鎖相式整數(shù)環(huán)頻率合成器是一種在通信、雷達(dá)等領(lǐng)域中得到廣 泛應(yīng)用的器件,它的最大特點(diǎn)是頻率間隔小、工作頻率高。 鎖相式分?jǐn)?shù)頻率合成器的輸出信號頻率不必是參考信號頻率的整數(shù)倍，可以 是參考信號頻率的小數(shù)倍。如果參考電壓用 f r 表示，輸出電壓用 f o 表示，那 么輸出信號和參考信號的關(guān)系可以表示為： fo = N + K / M × fr （2。

18、4) (2.3) 其中， 和 M 為整數(shù)，0 K < M ， M 決定了小數(shù)頻率合成器的精度。 K 而 小數(shù)頻率合成器輸出信號的最小頻率間隔即輸出頻率精度由參考信號頻率和 小數(shù)頻率合成器的分辨位數(shù)決定.由此可見，小數(shù)頻率合成器在支持較高頻 率的參考信號的同時可以獲得很高的輸出頻率精度.小數(shù)頻率合成器有多種 7 哈爾濱工程大學(xué)本科生畢業(yè)論文 實(shí)現(xiàn)方式，其中 小數(shù)頻率合成器是最成功的實(shí)現(xiàn)方式3。 fR fr fV Ve fo 圖 2.2 吞除脈沖式鎖相環(huán)頻率合成器 2.2 PLL 芯片 ADF43607 ADF4360-7 是個集成的整數(shù)-N 合成器和壓控振蕩器（VCO）。它的中心頻 率由外

19、置電感決定。這允許頻率范圍從 350MHz 到 1800MHz.另外還有一個 二分頻可選擇，這樣使用者可以得到 175MHz900MHz 的 RF 輸出。 ADF4360-7 對所有芯片上的寄存器的控制使用一個簡單的 3 線控制。它工作 電壓在 3。0V 到 3.6V 之間,在不使用的時候也能關(guān)斷。芯片的主要特征為: 超寬的頻率輸出范圍；3.03。6V 的電源電壓;可編程雙模分頻器；可編程電 荷泵 （CP） 模擬和數(shù)字相位鎖定檢測等。 ； 該芯片適用于無線手持設(shè)備（DECT, GSM，PCS，DCS,WCDMA）、測試設(shè)備、無線 LNAs 等。 它的工作原理如圖 2.3 所示. 該芯片主要由低

20、噪聲數(shù)字鑒相器，精確電荷泵，可編程參考分頻器，可 編程 A、B 計(jì)數(shù)器及雙模前置分頻器（PP+1)等部件組成。數(shù)字鑒相器用來 對 R 計(jì)數(shù)器和 N 計(jì)數(shù)器的輸出相位進(jìn)行比較， 然后輸出一個與二者相位誤差 成比例的誤差電壓。鑒相器內(nèi)部還有一個可編程延遲單元，用來控制翻轉(zhuǎn)脈 沖的寬度，這個翻轉(zhuǎn)脈沖保證鑒相器的傳遞函數(shù)沒有死區(qū)，因此，降低了相 位噪聲和參考雜散。精確電荷泵采用可編程電流設(shè)置完成輸出?？删幊虆⒖?分頻器實(shí)際上是一個 14b 的 R 計(jì)數(shù)器， t 主要完成對外部恒溫晶振進(jìn)行分頻， 分頻比的范圍是 116383,從而得到參考頻率.可編程 A、B 計(jì)數(shù)器及雙模本文為互聯(lián)網(wǎng)收集，請勿用作商業(yè)用

21、途文檔為個人收集整理,來源于網(wǎng)絡(luò) 8 哈爾濱工程大學(xué)本科生畢業(yè)論文 前置分頻器(PP+1)共同完成主分頻比 N（N=BP+A），雙模前置分頻器(P P+1）也是可編程的,P 的取值有幾種模式：89，1617，3233，6465。 芯片通電后，鎖存器的輸入順序是這樣的：1,R 計(jì)數(shù)鎖存器；2，控制鎖存 器；3,N 計(jì)數(shù)鎖存器?？刂奇i存器和 N 計(jì)數(shù)鎖存器之間需要有時間間隔, 使 ADF4360 在最初設(shè)置時有短暫過渡2。 圖 2.3 ADF4360-7 工作原理 在本設(shè)計(jì)中，CPLD 通過三線接口控制芯片寄存器。ADF43607 的控制時序 如圖 2。4 所示。其中， t1 、 t7 不小于 2

22、0ns， t2、t3、t6 不小于 10ns， t4、t5 不小 于 25ns。 在每個時鐘信號（CLK)的上升沿將數(shù)據(jù)鎖存人移位寄存器； 并在 LE(加載 使能信號)的上升沿將數(shù)據(jù)轉(zhuǎn)移到相應(yīng)的鎖存器)，使頻率合成器芯片完成對 參考頻率的 R 分頻和對 VCO 輸出頻率的 N 分頻。將這兩個分頻后的信號進(jìn) 9 哈爾濱工程大學(xué)本科生畢業(yè)論文 行相位比較，然后產(chǎn)生一個與二者的相位差成比例的線性電壓.從電荷泵輸 出端口 CP 輸出，經(jīng)過三階環(huán)路濾波器濾掉高頻干擾信號后,得到一穩(wěn)定電 壓來控制 VCO 的輸出頻率，使最終的信號頻率鎖定在某個頻點(diǎn)上7. 圖 2。4 ADF4360-7 控制時序 ADF4

23、360 系列的數(shù)字部分包括了 24 位的輸入移位寄存器,14 位的 R 計(jì) 數(shù)器和一個由 5 位 A 計(jì)數(shù)器和 13 位 B 計(jì)數(shù)器組成的 18 位的 N 計(jì)數(shù)器（此處 的 R、N 計(jì)數(shù)器與前面提到的 R、N 計(jì)數(shù)鎖存器不同，此處 R 計(jì)數(shù)器 14 位, N 計(jì)數(shù)器 18 位,而 R、N 計(jì)數(shù)鎖存器都是 24 位，且 R、N 計(jì)數(shù)鎖存器僅用 在初始化和輸入信號發(fā)生變化時)。外部參考頻率經(jīng)過可編程的 14 位 R 計(jì)數(shù) 器分頻,得到鑒頻鑒相器(PFD)所需的參考時鐘，分頻比的范圍是 116 383。 可編程 A、 計(jì)數(shù)器與雙模前置分頻器（P/P+1)（雙模前置分頻器的分頻數(shù)由換 B 模信號控制，

24、 可以在 P 與 P+l 之間切換， 其取值有四種模式： 16/17， 8/9, 32/33， 64/65)共同完成主分頻比 N(N=BP+A）(B 為二進(jìn)制的 13 位計(jì)數(shù)器的預(yù)分頻比 38 191,A 為二進(jìn)制的 5 位吞脈沖計(jì)數(shù)器的預(yù)分頻比 031）。 R 和 N 計(jì)數(shù)器分頻后的信號輸入鑒頻鑒相器(PFD），并產(chǎn)生一個與它們 的相位差成比例的輸出。圖 2。5 是一個簡化的原理圖?？梢?PFD 還包括了一 個可編程延遲單元，用來控制反脈沖的寬度(由 R 計(jì)數(shù)鎖存器中的 DB17 和 DB16 兩個字節(jié)控制).這個脈沖確保了 PFD 的傳遞函數(shù)沒有盲區(qū)，因此降低 了相位噪聲和參考邊頻. 壓控

25、振蕩器 VCO 是輸出信號頻率隨輸入信號控制電壓變化的振蕩器.個人收集整理,勿做商業(yè)用途個人收集整理，勿做商業(yè)用途 10 哈爾濱工程大學(xué)本科生畢業(yè)論文 ADF4360 系列的 VCO 核用了相互重疊的 8 個帶寬， 使其在沒有高的 VCO 靈 敏度、相噪和雜散較低的情況下可以覆蓋一個較寬的頻率范圍。VCO 核心的 工作電流可在四檔中編程選擇:5 mA，10 mA，15 mA 和 20 mA。這個由控 制鎖存器中的 PC1 字節(jié)和 PC2 字節(jié)控制。通過外接合適的電感 LEXT (兩個完 全相同的電感接在 L1 和 L2 端口），在接通電源時或者任何情況下 N 計(jì)數(shù)鎖 存器被更新時,頻帶選擇邏輯

26、就會自動選擇 VCO 工作的正確頻帶. 圖 2。5 PFD 簡易原理圖和時序圖(鎖定時) 由于 ADF43607 輸出的中心頻率由外部電感設(shè)置， 他們之間的對應(yīng)關(guān)系 可由下面公式得出： Fo = 1/2 6.2 pF （0。9nH + LEXT )1/ 2 （2。5) 其中 Fo 是輸出的中心頻率， LEXT 是外部電感值8-12. 2.3 本章小結(jié) 本章介紹了鎖相式頻率合成技術(shù)的分類以及各分類的工作原理，重點(diǎn)介 紹了 ADI 公司的 PLL 芯片 ADF4360-7 的工作原理，為高速時鐘電路硬件的 設(shè)計(jì)工作做了鋪墊。 11 哈爾濱工程大學(xué)本科生畢業(yè)論文 第3章 基于CPLD的高速時鐘電路硬

27、件電路設(shè)計(jì) 硬件是高速時鐘電路的主體，只有硬件電路設(shè)計(jì)得當(dāng)，軟件才有發(fā)揮作 用的平臺。因此,無論是設(shè)計(jì)方案選取,還是各個器件的選取，都至關(guān)重要。 而 PCB 的設(shè)計(jì)也對硬件系統(tǒng)的性能有很大的影響. 3.1 3。1.1 設(shè)計(jì)方案設(shè)想及技術(shù)指標(biāo) 整體設(shè)計(jì)方案設(shè)想 系統(tǒng)整體方案的框圖如圖 3。1 所示，高速時鐘電路主要由頻率合成器和 主控芯片組成，利用主控芯片控制頻率合成器輸出理想的頻率,然后將高速 時鐘信號輸出到 SMA 接口上，可使用頻譜分析儀觀察輸出信號是否正確。 撥碼開關(guān)可控制 CPLD 是否發(fā)送控制字，進(jìn)而控制高速時鐘電路是否工作。 發(fā)光二極管可起指示作用，方便調(diào)試。 圖 3。1 系統(tǒng)整體

28、方案框圖 3。1。2 系統(tǒng)設(shè)計(jì)指標(biāo) 高速時鐘電路時鐘輸出頻率范圍至少在 400MHz-1.5GHz； 輸出功率范圍:-14dBm-6dBm； 12 哈爾濱工程大學(xué)本科生畢業(yè)論文 3。2 頻率合成部分的實(shí)現(xiàn) 頻率合成部分可采用分立元件設(shè)計(jì)頻率合成器，也可以直接使用集成芯 片。 由于本設(shè)計(jì)輸出頻率要求較高，用分立元件很難實(shí)現(xiàn)，另外使用分立元 件還會增大電路板面積，硬件調(diào)試也比較復(fù)雜，所以選擇使用集成芯片來完 成頻率合成部分的工作。 目前常用的頻率合成芯片有 DDS 和 PLL 芯片兩種. DDS 具有高速頻率轉(zhuǎn)換能力、高度的頻率和相位分辨能力,但目前尚 不能做到寬帶,頻譜純度也不如 PLL13.

29、PLL 技術(shù)具有高頻率、寬帶、頻譜質(zhì)量好等優(yōu)點(diǎn),但其頻率轉(zhuǎn)換速度低 3 。 由于本設(shè)計(jì)要求有較高的輸出頻率，而對頻率轉(zhuǎn)換的速度,以及頻率和 相位的分辨能力等要求不高,所以選用 PLL 芯片做頻率合成器。 本設(shè)計(jì)要求輸出頻率至少為 400MHz1。5GHz，而 ADI 公司的 PLL 芯片 ADF43607 的輸出頻率范圍為 350MHz1.8GHz14，滿足本設(shè)計(jì)的要求，所 以選擇了這款芯片。ADF4360-7 的工作原理見第二章. 時鐘電路部分的原理圖如圖 3。2 所示。 3。3 擇。 3。3.1 主控芯片的選取 本設(shè)計(jì)中,主控芯片有單片機(jī)、DSP 以及 CPLD/FPGA 幾種類型可供選

30、使用單片機(jī)作為主控芯片 單片機(jī)具有價格便宜、硬件電路簡單、軟件編程容易上手等優(yōu)點(diǎn),是很 多系統(tǒng)的首選控制芯片.不過單片機(jī)處理速度不高,內(nèi)部資源有限,這也限 制了它在很多場合的應(yīng)用。 13 哈爾濱工程大學(xué)本科生畢業(yè)論文 圖 3。2 時鐘電路原理圖 3.3.2 使用 DSP 作為主控芯片 數(shù)字信號處理器 DSP（Digital Signal Processor)具有強(qiáng)大的運(yùn)算功能和 快速的處理能力。DSP 主要用于數(shù)字信號處理領(lǐng)域，非常適合高密度，重復(fù) 運(yùn)算及大數(shù)據(jù)容量的信號處理.但是 DSP 價格高昂，而且軟、硬件設(shè)計(jì)都比 較復(fù)雜。 3.3。3 使用 CPLD/FPGA 作為主控芯片 CPLD/

31、FPGA 內(nèi)部具有大量組成數(shù)字電路的最小單元門電路，而這 些門電路并沒有固定怎樣連接,門電路的連接可通過編程的方法加以設(shè)計(jì), 同時輸入/輸出腳的連接可自己設(shè)置，故這種電路給我們帶來了極大的方便 15,16 . 單片機(jī)處理速度不高，而 DSP 價格過高,而且兩者都是通過串行執(zhí)行指 令來實(shí)現(xiàn)特定功能，實(shí)時性不夠好，而 FPGA/ CPLD 則可實(shí)現(xiàn)硬件上的并行 工作，實(shí)時性更好,更適合用來控制高速時鐘電路；另一方面，雖然 FPGA/CPLD 器件在功能開發(fā)上是軟件實(shí)現(xiàn)的,但物理機(jī)制卻和純硬件電路 14 哈爾濱工程大學(xué)本科生畢業(yè)論文 一樣,十分可靠.所以本設(shè)計(jì)最終選擇使用 CPLD/FPGA 作為主

32、控芯片。 根據(jù)技術(shù)指標(biāo)的要求，本設(shè)計(jì)中 CPLD/FPGA 選擇了 ALTERA 公司的 MAXII 系列 CPLD 芯片 EPM240T100. 3.4 電源模塊 CPLD 芯片 EPM240T100 和 PLL 芯片 ADF360-7 都不能在 5V 電壓下工 作，都需要 3.3V 的工作電源電壓，本設(shè)計(jì)采用電源芯片 LT1764 為 CPLD 和 ADF4360-7 將 5V 電壓轉(zhuǎn)換成 3.3V.電源電路原理圖如圖 3.3 所示。 圖 3.3 電源電路 3。5 本章小結(jié) 本章介紹了本設(shè)計(jì)中各個模塊方案以及具體器件的選取，以及各主要模 塊的硬件設(shè)計(jì)方法，提出了系統(tǒng)的硬件工作方案。為軟件部

33、分的順利進(jìn)行打 下了基礎(chǔ)。 15 哈爾濱工程大學(xué)本科生畢業(yè)論文 第4章 基于CPLD的高速時鐘電路軟件設(shè)計(jì) 硬件設(shè)計(jì)完成后，便可以開展軟件的設(shè)計(jì)了。軟件可以說是本系統(tǒng)的大 腦，如果軟件設(shè)計(jì)不合理,硬件部分做得再好也難以得到充分的發(fā)揮。不過 在開始軟件設(shè)計(jì)之前，首先要對 CPLD 編程所需的硬件描述語言 HDL 有所 了解。 4.1 4.1.1 硬件描述語言 HDL 硬件描述語言簡介 硬件描述語言 HDL 是一種用形式化方法描述數(shù)字電路和系統(tǒng)的語言。 利 用這種語言,數(shù)字電路系統(tǒng)的設(shè)計(jì)可以從上層到下層（從抽象到具體）逐層 描述自己的設(shè)計(jì)思想,用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng). 然后，

34、利用電子設(shè)計(jì)自動化（EDA）工具,逐層進(jìn)行仿真驗(yàn)證，再把其中需 要變?yōu)閷?shí)際電路的模塊組合，經(jīng)過自動綜合工具轉(zhuǎn)換到門級電路網(wǎng)表.接下 去， 再用專用集成電路 ASIC 或現(xiàn)場可編程門陣列 FPGA 自動布局布線工具， 把網(wǎng)表轉(zhuǎn)換為要實(shí)現(xiàn)的具體電路布線結(jié)構(gòu)。 目前，這種高層次(high-level-design）的方法已被廣泛采用.據(jù)統(tǒng)計(jì),目 前在美國硅谷約有 90%以上的 ASIC 和 FPGA 采用硬件描述語言進(jìn)行設(shè)計(jì)。 硬件描述語言 HDL 的發(fā)展至今已有 20 多年的歷史，并成功地應(yīng)用于設(shè) 計(jì)的各個階段：建模、仿真、驗(yàn)證和綜合等。到 20 世紀(jì) 80 年代,已出現(xiàn)了 上百種硬件描述語言，

35、對設(shè)計(jì)自動化曾起到了極大的促進(jìn)和推動作用。 但是， 這些語言一般各自面向特定的設(shè)計(jì)領(lǐng)域和層次，而且眾多的語言使用戶無所 適從.因此，急需一種面向設(shè)計(jì)的多領(lǐng)域、多層次并得到普遍認(rèn)同的標(biāo)準(zhǔn)硬 件描述語言. 世紀(jì) 80 年代后期, 20 VHDL 和 Verilog HDL 語言適應(yīng)了這種趨 勢的要求，先后成為 IEEE 標(biāo)準(zhǔn)。目前最主要的硬件描述語言是 VHDL 和 Verilog HDL. VHDL 發(fā)展的較早，語法嚴(yán)格,而 Verilog HDL 是在 C 語言 的基礎(chǔ)上發(fā)展起來的一種硬件描述語言,語法較自由。文檔為個人收集整理，來源于網(wǎng)絡(luò)個人收集整理,勿做商業(yè)用途 16 哈爾濱工程大學(xué)本科生

36、畢業(yè)論文 現(xiàn)在，隨著系統(tǒng)級 FPGA 以及系統(tǒng)芯片的出現(xiàn)，軟硬件協(xié)調(diào)設(shè)計(jì)和系統(tǒng) 設(shè)計(jì)變得越來越重要.傳統(tǒng)意義上的硬件設(shè)計(jì)越來越傾向于與系統(tǒng)設(shè)計(jì)和軟 件設(shè)計(jì)結(jié)合.硬件描述語言為適應(yīng)新的情況，迅速發(fā)展，出現(xiàn)了很多新的硬 件描述語言,像 Superlog、SystemC、Cynlib C+等等，但應(yīng)用都不廣泛17. 4。1.2 Verilog HDL 與 VHDL 1、Verilog HDL 簡介 Verilog HDL 是一種硬件描述語言， 用于從算法級、 門級到開關(guān)級的多種 抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡 單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述

37、,并可在相同 描述中顯式地進(jìn)行時序建模。 Verilog HDL 語言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流 特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時延和波形產(chǎn)生 機(jī)制。所有這些都使用同一種建模語言.此外,Verilog HDL 語言提供了編程 語言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)計(jì),包括模 擬的具體控制和運(yùn)行. Verilog HDL 語言不僅定義了語法， 而且對每個語法結(jié)構(gòu)都定義了清晰的 模擬、仿真語義。因此，用這種語言編寫的模型能夠使用 Verilog 仿真器進(jìn)行 驗(yàn)證。語言從 C 編程語言中繼承了多種操作符和結(jié)構(gòu)。Verilog HDL 提供了

38、 擴(kuò)展的建模能力,其中許多擴(kuò)展最初很難理解.但是，Verilog HDL 語言的核 心子集非常易于學(xué)習(xí)和使用，這對大多數(shù)建模應(yīng)用來說已經(jīng)足夠。當(dāng)然，完整 的硬件描述語言足以對從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。 Verilog HDL 語言最初是于 1983 年由 Gateway Design Automation 公司為 其模擬器產(chǎn)品開發(fā)的硬件建模語言。那時它只是一種專用語言。由于他們的 模擬、仿真器產(chǎn)品的廣泛使用，Verilog HDL 作為一種便于使用且實(shí)用的語 言逐漸為眾多設(shè)計(jì)者所接受。在一次努力增加語言普及性的活動中,Verilog HDL 語言于 1990 年被推向公眾領(lǐng)域。

39、Open Verilog International (OVI）是 促進(jìn) Verilog 發(fā)展的國際性組織.1992 年, OVI 決定致力于推廣 Verilog OVI文檔為個人收集整理，來源于網(wǎng)絡(luò)個人收集整理,勿做商業(yè)用途 17 哈爾濱工程大學(xué)本科生畢業(yè)論文 標(biāo)準(zhǔn)成為 IEEE 標(biāo)準(zhǔn)。這一努力最后獲得成功，Verilog 語言于 1995 年成為 IEEE 標(biāo)準(zhǔn)，稱為 IEEE Std 13641995。 下面列出的是 Verilog 硬件描述語言的特點(diǎn)： 基本邏輯門，例如 and、or 和 nand 等都內(nèi)置在語言中. 用戶定義原語(UDP)創(chuàng)建的靈活性。用戶定義的原語既可以是組合 邏輯

40、原語，也可以是時序邏輯原語。 開關(guān)級基本結(jié)構(gòu)模型,例如 pmos 和 nmos 等也被內(nèi)置在語言中。 提供顯式語言結(jié)構(gòu)指定設(shè)計(jì)中的端口到端口的時延及路徑時延和設(shè) 計(jì)的時序檢查。 可采用三種不同方式或混合方式對設(shè)計(jì)建模。 這些方式包括： 行為描 述方式使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式-使用連續(xù)賦值語句方式建 模；結(jié)構(gòu)化方式使用門和模塊實(shí)例語句描述建模。 Verilog HDL 中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。 線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲元 件. 能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。 設(shè)計(jì)的規(guī)?？梢允侨我獾模徽Z言不對設(shè)計(jì)的規(guī)模（大小)施

41、加任何限 制。 Verilog HDL 不再是某些公司的專有語言而是 IEEE 標(biāo)準(zhǔn)。 人和機(jī)器都可閱讀 Verilog 語言,因此它可作為 EDA 的工具和設(shè)計(jì) 者之間的交互語言. Verilog HDL 語言的描述能力能夠通過使用編程語言接口 （PLI） 機(jī)制 進(jìn)一步擴(kuò)展.PLI 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設(shè)計(jì)者 與模擬器交互的例程集合。 設(shè)計(jì)能夠在多個層次上加以描述,從開關(guān)級、門級、寄存器傳送級 (RTL）到算法級,包括進(jìn)程和隊(duì)列級. 能夠使用內(nèi)置開關(guān)級原語在開關(guān)級對設(shè)計(jì)完整建模。個人收集整理,勿做商業(yè)用途個人收集整理，勿做商業(yè)用途 18 哈爾濱工程大學(xué)本科生畢

42、業(yè)論文 同一語言可用于生成模擬激勵和指定測試的驗(yàn)證約束條件， 例如輸入 值的指定. Verilog HDL 能夠監(jiān)控模擬驗(yàn)證的執(zhí)行，即模擬驗(yàn)證執(zhí)行過程中設(shè)計(jì) 的值能夠被監(jiān)控和顯示。這些值也能夠用于與期望值比較，在不匹配的 情況下，打印報告消息. 在行為級描述中，Verilog HDL 不僅能夠在 RTL 級上進(jìn)行設(shè)計(jì)描述, 而且能夠在體系結(jié)構(gòu)級描述及其算法級行為上進(jìn)行設(shè)計(jì)描述。 能夠使用門和模塊實(shí)例化語句在結(jié)構(gòu)級進(jìn)行結(jié)構(gòu)描述。 Verilog HDL 的混合方式建模能力,即在一個設(shè)計(jì)中每個模塊均可以 在不同設(shè)計(jì)層次上建模。 Verilog HDL 還具有內(nèi)置邏輯函數(shù),例如&(按位與）和

43、|（按位或） . 對高級編程語言結(jié)構(gòu)，例如條件語句、情況語句和循環(huán)語句，語言中 都可以使用。 可以顯式地對并發(fā)和定時進(jìn)行建模. 提供強(qiáng)有力的文件讀寫能力. 語言在特定情況下是非確定性的， 即在不同的模擬器上模型可以產(chǎn)生 不同的結(jié)果18,19. 2、VHDL 簡介 VHDL 的 英 文 全 名 是 Very-HighSpeed Integrated Circuit HardwareDescription Language,誕生于 1982 年。 1987 年底， VHDL 被 IEEE 和 美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE-1076（簡稱

44、 87 版）之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán) 境， 或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口. 此后 VHDL 在電子設(shè)計(jì)領(lǐng)域 得到了廣泛的接受,并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1993 年, IEEE 對 VHDL 進(jìn)行了修訂， 從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本， （簡稱 93 版） ?，F(xiàn)在，VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到 19 哈爾濱工程大學(xué)本科生畢業(yè)論文 眾多 EDA 公司的支持, 在電子工程領(lǐng)域， 已成為事實(shí)上的通

45、用硬件描述語言。 有專家認(rèn)為，在新的世紀(jì)中，VHDL 與 Verilog 語言將承擔(dān)起大部分的數(shù)字系 統(tǒng)設(shè)計(jì)任務(wù)。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許 多具有硬件特征的語句外,VHDL 的語言形式和描述風(fēng)格與句法是十分類似 于一般的計(jì)算機(jī)高級語言。VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱 設(shè)計(jì)實(shí)體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可 視部分，即端口)和內(nèi)部（或稱不可視部分） ，既涉及實(shí)體的內(nèi)部功能和算法完 成部分.在對一個設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其 他的設(shè)計(jì)就可以直接調(diào)用這個實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概

46、念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用 VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的. 下面是 VHDL 語言的特點(diǎn)： 與其它的硬件描述語言相比，VHDL，具有更強(qiáng)的行為描述能力，從 而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能 力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的 重要保證. 就目前流行的 EDA 工具和 VHDL 綜合器而言， 將基于抽象 的行為描述風(fēng)格的 VHDL 程序綜合成為具體的 FPGA 和 CPLD 等目 標(biāo)器件的網(wǎng)表文件已不成問題，只是在綜合與優(yōu)化效率上略有差異。 VHDL 最初是作為一種仿真標(biāo)準(zhǔn)格式出現(xiàn)的，因此 VHDL 既是一種 硬件電

47、路描述和設(shè)計(jì)語言，也是一種標(biāo)準(zhǔn)的網(wǎng)表格式，還是一種仿真語 言，其豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期（即尚 未完成） ，就能用于查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性,隨時可對設(shè)計(jì)進(jìn)行仿真 模擬。即在遠(yuǎn)離門級的高層次上進(jìn)行模擬，使設(shè)計(jì)者對整個工程設(shè)計(jì)的 結(jié)構(gòu)和功能的可行性作出決策。 VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè) 計(jì)的分解和已有設(shè)計(jì)的再利用功能，符合市場所需求的，大規(guī)模系統(tǒng)高 效、高速的完成必須由多人甚至多個開發(fā)組共同并行工作才能實(shí)現(xiàn)的特文檔為個人收集整理,來源于網(wǎng)絡(luò)本文為互聯(lián)網(wǎng)收集，請勿用作商業(yè)用途 20 哈爾濱工程大學(xué)本科生畢業(yè)論文 點(diǎn)。VHDL 中設(shè)計(jì)實(shí)體

48、的概念、程序包的概念、設(shè)計(jì)庫的概念為設(shè)計(jì)的 分解和并行工作提供了有力的支持. 對于用 VHDL 完成的一個確定的設(shè)計(jì),可以利用 EDA 工具進(jìn)行邏 輯綜合和優(yōu)化，并自動地把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級網(wǎng)表.這種方 式突破了門級設(shè)計(jì)的瓶頸，極大地減少了電路設(shè)計(jì)的時間和可能發(fā)生的 錯誤，降低了開發(fā)成本。應(yīng)用 EDA 工具的邏輯優(yōu)化功能，可以自動地 把一個綜合后的設(shè)計(jì)變成一個更高效、更高速的電路系統(tǒng)。反過來，設(shè) 計(jì)者還可以容易地從綜合和優(yōu)化后的電路獲得設(shè)計(jì)信息，反回去更新修 改 VHDL 設(shè)計(jì)描述，使之更為完善。 VHDL 對設(shè)計(jì)的描述具有相對獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)， 也不必管最終設(shè)計(jì)實(shí)

49、現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。正因?yàn)?VHDL 的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)， VHDL 設(shè)計(jì)程序 的硬件實(shí)現(xiàn)目標(biāo)器件有廣闊的選擇范圍，其中包括各系列的 CPLD 、 FPGA 及各種門陣列實(shí)現(xiàn)目標(biāo). 由于 VHDL 具有類屬描述語句和子程序調(diào)用等功能，對于已完成的 設(shè)計(jì)，在不改變源程序的條件下，只需改變端口類屬參量或函數(shù)，就能 輕易地改變設(shè)計(jì)的規(guī)模和結(jié)構(gòu)19。 3、VHDL 與 Verilog HDL 的比較 一般的硬件描述語言可以在三個層次上進(jìn)行電路描述，其層次由高到低 依次可分為行為級、RTL 級和門電路級.具備行為級描述能力的硬件描述語 言是以自頂向下方式設(shè)計(jì)系統(tǒng)級

50、電子線路的基本保證。而 VHDL 語言的特 點(diǎn)決定了它更適于行為級(也包括 RTL 級)的描述，難怪有人將它稱為行 為描述語言。Verilog 屬于 RTL 級硬件描述語言，通常只適于 RTL 級和更 低層次的門電路級的描述。由于任何一種語言源程序，最終都要轉(zhuǎn)換成門電 路級才能被布線器或適配器所接受, 因此 VHDL 語言源程序的綜合通常要經(jīng) 過行為級RTL 級門電路級的轉(zhuǎn)化， Verilog 語言源程序的綜合過程要稍 而 簡單，即經(jīng)過 RTL 級門電路級的轉(zhuǎn)化。與 Verilog 相比，VHDL 語言是一本文為互聯(lián)網(wǎng)收集，請勿用作商業(yè)用途本文為互聯(lián)網(wǎng)收集，請勿用作商業(yè)用途 21 哈爾濱工程大

51、學(xué)本科生畢業(yè)論文 種高級描述語言,適用于電路高級建模，比較適合于 FPGA/CPLD 目標(biāo)器件 的設(shè)計(jì)，或間接方式的 ASIC 設(shè)計(jì)。隨著 VHDL 綜合器的進(jìn)步，綜合的效率 和效果將越來越好。Verilog 語言則是一種較低級的描述語言，更適用于描述 門級電路, 易于控制電路資源, 因此更適合于直接的大規(guī)模集成電路或 ASIC 設(shè)計(jì)。顯然 VHDL 和 Verilog 主要的區(qū)別在于邏輯表達(dá)的描述級別。VHDL 雖然也可以直接描述門電路，但這方面的能力卻不如 Verilog 語言；反之， Verilog 在高級描述方面不如 VHDL。 Verilog 語言的描述風(fēng)格接近于電路原理 圖，從某種

52、意義上說,它是電路原理圖的高級文本表示方式。VHDL 語言適 于描述電路的行為，然后由綜合器根據(jù)功能（行為）要求來生成符合要求的 電路網(wǎng)絡(luò)。 由于 VHDL 和 Verilog 各有所長，市場占有量也相差不多.VHDL 描述 語言層次較高，不易控制底層電路，因而對 VHDL 綜合器的綜合性能要求較 高。但是當(dāng)設(shè)計(jì)者積累一定經(jīng)驗(yàn)后會發(fā)現(xiàn)，每種綜合器一般將一定描述風(fēng)格 的語言綜合成確定的電路，只要熟悉基本單元電路的描述風(fēng)格，綜合后的電 路還是易于控制的。VHDL 入門相對稍難,但在熟悉以后，設(shè)計(jì)效率明顯高 于 Verilog,生成的電路性能也與 Verilog 的不相上下。在 VHDL 設(shè)計(jì)中，綜

53、 合器完成的工作量是巨大的，設(shè)計(jì)者所做的工作就相對減少了;而在 Verilog 設(shè)計(jì)中,工作量通常比較大，因?yàn)樵O(shè)計(jì)者需要搞清楚具體電路結(jié)構(gòu)的細(xì)節(jié)。 目前，大多數(shù)高檔 EDA 軟件都支持 VHDL 和 Verilog 混合設(shè)計(jì),因而 在工程應(yīng)用中，有些電路模塊可以用 VHDL 設(shè)計(jì)，其它的電路模塊則可以用 Verilog 設(shè)計(jì), 各取所長, 已成為目前 EDA 應(yīng)用技術(shù)發(fā)展的一個重要趨勢914。 VHDL 和 Verilog HDL 兩種語言各有所長，由于搜集到的關(guān)于 VHDL 語 言的資料較多，Verilog HDL 方面的資料較少,所以本設(shè)計(jì)選用 VHDL 語言 為 CPLD 編程17-20

54、. 4、VHDL/Verilog HDL 開發(fā)流程 用 VHDL/Verilog HDL 語言開發(fā)可編程邏輯器件的完整流程為： 1.文本編輯:用任何文本編輯器都可以進(jìn)行，也可以用專用的 HDL 編輯文檔為個人收集整理，來源于網(wǎng)絡(luò)文檔為個人收集整理，來源于網(wǎng)絡(luò) 22 哈爾濱工程大學(xué)本科生畢業(yè)論文 環(huán)境.通常 VHDL 文件保存為.vhd 文件，Verilog 文件保存為.v 文件； 2。功能仿真：將文件調(diào)入 HDL 仿真軟件進(jìn)行功能仿真，檢查邏輯功能是 否正確（也叫前仿真,對簡單的設(shè)計(jì)可以跳過這一步，只在布線完成以后, 進(jìn)行時序仿真) ； 3。邏輯綜合:將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言

55、綜合成最 簡的布爾表達(dá)式和信號的連接關(guān)系。邏輯綜合軟件會生成。edf（edif）的 EDA 工業(yè)標(biāo)準(zhǔn)文件； 4.布局布線：將。edf 文件調(diào)入 PLD 廠家提供的軟件中進(jìn)行布線,即把設(shè) 計(jì)好的邏輯安放到 PLD/FPGA 內(nèi)； 5.時序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證 電路的時序。 (也叫后仿真） ； 6.編程下載：確認(rèn)仿真無誤后，將文件下載到芯片中20。 4。2 軟件設(shè)計(jì) 本設(shè)計(jì)的軟件設(shè)計(jì)使用 Quartus II 軟件來完成。 Quartus II 是 ALTERA 公司的第四代可編程邏輯器件開發(fā)軟件,它提供 了一個完整搞笑的設(shè)計(jì)環(huán)境，非常容易適應(yīng)具體的設(shè)計(jì)需求。同

56、時 Quartus II 開發(fā)軟件提供了易用的設(shè)計(jì)輸入、快速的編譯和直接易懂的期間編程。 Quartus II 設(shè)計(jì)軟件通過 PowerFit 適配技術(shù)和 LogicLock 增強(qiáng)技術(shù)提高了設(shè)計(jì) 的效率，支持百萬門級的設(shè)計(jì),并且為第三方工具提供了無縫接口。 軟件部分主要是設(shè)計(jì)一個 ADF43607 的配置模塊，通過對 R、C、N 三 個寄存器寫 24bit 控制字完成配置. 23 哈爾濱工程大學(xué)本科生畢業(yè)論文 圖 4。1 Quartus II 編程界面 4.2。1 ADF4360-7 配置 ADF4360 - 7 主要由低噪聲數(shù)字鑒相器（ PD) 、精密電荷泵、可編程參考 分頻器 R、可編程 A，B 寄存器和一個雙模分頻器構(gòu)成。在這里，隨模式控