FPGA多功能波形發(fā)生器

1、電氣信息工程學院 學校代碼：11517 HENAN INSTITUTE OF ENGINEERING 多功能波形發(fā)生器題 目 多功能波形發(fā)生器 學生姓名 專業(yè)班級 電子科學與技術1042班 學 號 系 （部） 電氣信息工程學院 指導教師(職稱) 完成時間 目錄摘要 3一、設計要求 4二、系統(tǒng)設計方案 42.1波形函數(shù)發(fā)生裝置的選擇 42.2波形輸入輸出控制方式的選擇 4三、系統(tǒng)設計思路 5四、各模塊設計及仿真 64.1.1頻率產(chǎn)生模塊 64.1.2相位產(chǎn)生模塊 64.1.3正弦波模塊 74.1.4方波模塊74.1.5鋸齒波模塊 84.1.6三角波模塊 84.1.7寄存器模塊94.2波形選擇輸出

2、控制單元 94.3 D/A轉換器 104.4設計總電路 11五、硬件測試 115.1引腳的鎖定 125.2編程下載 125.3硬件驗證 12六、課程設計心得體會 12附錄 17參考文獻 18摘要本次課程設計應用 Verilog HDL語言及Quartus 軟件提供的原理圖輸入設計功能，組合電子線路的設計加以完成一個任意波形的信號發(fā)生器。它具有機構緊湊，性能穩(wěn)定，設計結構靈活，方便進行多功能組成的特點，經(jīng)濟實用，成本低廉?？僧a(chǎn)生正弦波、方波、三角波、遞增鋸齒波、遞減鋸齒波以及階梯波，并可實用示波器觀察波形。實現(xiàn)了系統(tǒng)信號實時快速測量，也為其廣泛應用于實際領域創(chuàng)造了條件。在實現(xiàn)過程中，將整體功能模

3、塊化，分為函數(shù)發(fā)生模塊和調(diào)控模塊，在調(diào)控模塊中實現(xiàn)了調(diào)頻、調(diào)幅以及對于波形的輸出控制。對于D/A轉換器本次試驗選擇的是TLC5620。關鍵詞：智能信號發(fā)生器 Verilog HDL TLC5620一、 設計要求能夠產(chǎn)生多種波形（正弦波、方波、三角波、鋸齒波、階梯波），能夠通過按鍵進行調(diào)節(jié)波形頻率、相位。二、 系統(tǒng)設計方案2.1 方案一 通過數(shù)據(jù)選擇器對每個波形模塊進行選擇，波形模塊是通過編寫程序經(jīng)過累加器進行運算輸出結果，最后將該結果送給D/A轉換器，將數(shù)字信號轉變成模擬信號。該方案運行效率低、程序編寫復雜、不容易控制，因為每個模塊所需時鐘信號需要協(xié)調(diào)控制。該方案優(yōu)點是所需要的資源少。2.2

4、方案二 通過輔助軟件繪制出所需波形產(chǎn)生波形數(shù)據(jù)和地址，將其結果存入ROM中。通過輸入相頻數(shù)據(jù)和相位數(shù)據(jù)經(jīng)過相頻累加器和相位累加器產(chǎn)生波形地址數(shù)據(jù)，然后產(chǎn)生波形數(shù)據(jù)輸入到寄存器中，通過數(shù)據(jù)選擇器選擇所要輸出的波形數(shù)據(jù)。將數(shù)據(jù)送給D/A轉換器將數(shù)字信號轉換成模擬信號。該方案操作簡易，輸出波形穩(wěn)定易控制，缺點是需要資源比方案一多。我們最后選擇方案二，因為輸出波形穩(wěn)定時鐘要求不高容易控制。三、 系統(tǒng)設計思路利用FPGA 設計一個頻率和相位均可控制的具有正弦波、方波、三角波輸出的直接數(shù)字頻率合成器( DDS) . DDS 的核心模塊相位累加器可通過Verilog HDL語言自行設計, 波形存儲器調(diào)Qua

5、rtus II軟件的定制ROM來實現(xiàn). 波形ROM 的初始化m if文件可通過Verilog HDL 語言編寫生成DDS的原理框圖如圖1所示. 圖1其中FWORD 為頻率控制字, f s為時鐘頻率, 相位累加器的字長為N (N = 8), ROM1, ROM2, ROM3的數(shù)據(jù)位及D /A轉換器的字長均為D (D = 8)。 相位累加器在時鐘f s的控制下以步長K 作累加, 輸出N 位二進制碼作為波形ROM的地址, 對波形ROM進行尋址, 波形ROM 輸出的幅碼S ( n), 經(jīng)D /A 轉換器( DAC )變成階梯波S ( t ), 再經(jīng)低通濾波器( LPF)平滑后就可以得到合成的信號波形了

6、。 多路選擇器可以選擇相應的正弦波、方波、三角波。 合成的信號波形形狀取決于波形ROM 中存放的幅碼, 因此用DDS技術可以產(chǎn)生任意波形。如圖2正弦波圖2四、 各模塊設計及仿真4.1.1 頻率產(chǎn)生模塊 相頻模塊將頻率控制字Fword 與寄存器輸出的累加相位數(shù)據(jù)相加, 再把相加后的結果送至寄存器的數(shù)據(jù)輸入端。 寄存器將累加器在上一個時鐘作用后所產(chǎn)生的相位數(shù)據(jù)反饋到累加器的輸入端; 以使累加器在下一個時鐘作用下繼續(xù)與頻率控制字進行相加。 這樣, 相位累加器在時鐘的作用下, 進行相位累加, 當相位累加器累加滿量時就會產(chǎn)生一次溢出, 完成一個周期性的動作, 這個周期也就是DDS信號的一個頻率周期。4.

7、1.2 相位產(chǎn)生模塊 將頻率產(chǎn)生的結果送到相位累加器輸入端，又有相位輸入端的寄存器輸入8位數(shù)據(jù)與sum相加后將產(chǎn)生八位的數(shù)據(jù)地址。 4.1.3 正弦波模塊 正弦波仿真結果 4.1.4 方波模塊方波仿真結果4.1.5 鋸齒波形模塊 鋸齒波仿真4.1.6 三角波模塊 三角波仿真4.1.7 寄存器模塊方案用到兩種寄存器，一種是32位寄存器、另一種是八位寄存器。32位寄存器是對相頻結果進行存儲、八位寄存器是對相位累加器的結果和每個波形輸出數(shù)據(jù)進行寄存，如果波形數(shù)據(jù)不加載寄存器部分結果易丟失導致波形輸出變形。 八位寄存器32位寄存器4.2 波形選擇輸出控制單元通過數(shù)據(jù)選擇器選擇輸出不同波形4.3 D/A

8、轉換器控制模塊 通過D/A轉換器控制模塊是將八位并行數(shù)據(jù)轉換成串行數(shù)據(jù)輸出，由于我們實驗所需選擇的是TLC5620芯片是串行輸入的所以需要轉換，TLC5620有四個通道和兩種參考電壓選擇，所以通過D/A控制塊需要加入三位控制信號最后結果將輸出11位數(shù)據(jù)。而且控制模塊還需要產(chǎn)生TLC5620的數(shù)據(jù)寫入的使能信號和時鐘信號，這樣才能保證每出一個數(shù)據(jù)都能被寫入TLC5620芯片中。具體TL5620輸入和輸出方式可以參考附錄芯片資料這里不做具體介紹。4.4 設計總電路五、 硬件測試5.1 引腳鎖定 我們所選用的是 MagicSOPC創(chuàng)新教學實驗開發(fā)平臺芯片型號為EP2C35F672 其引腳鎖定參照資料鎖定預先固定好的引腳，這是受實驗箱外圍電路限制所以不能自定義其引腳。5.2編程下載1.用下載電纜把計算機的USB通過JTAG和目標板連接，并打開電源。2.將已經(jīng)完成好的頂層原理圖設一次當前工程，然后進行編譯，將引腳鎖定圖打開，并編譯一次管腳。3.硬件驗證5.3硬件驗證下載完成后，將示波器連接到試驗箱上，并在試驗箱上選擇適當