FPGA習(xí)題集及參考答案

1、習(xí)題集及參考答案一、 填空題1. 一般把EDA技術(shù)的發(fā)展分為（ ）個階段。2. FPGA/CPLD有如下設(shè)計步驟：原理圖/HDL文本輸入、適配、功能仿真、綜合、編程下載、硬件測試，正確的設(shè)計順序是（ ）。3. 在EDA工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線的軟件稱為（ ）。4. 設(shè)計輸入完成之后，應(yīng)立即對文件進行（ ）。5. 基于硬件描述語言的數(shù)字系統(tǒng)設(shè)計目前最常用的設(shè)計方法稱為（ ）設(shè)計法。6. 將硬件描述語言轉(zhuǎn)化為硬件電路的過程稱為（ ）。 7. IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，以HDL方式提供的IP被稱為（ ）IP。8. SOC系統(tǒng)又稱為（ ）系統(tǒng)。SOPC系統(tǒng)又稱為（ ）

2、系統(tǒng)。9. 將硬核和固核作為（ ）IP核，而軟核作為（ ）IP核。10. IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，以HDL方式提供的IP被稱為（ ）。11. HDL綜合器就是邏輯綜合的過程，把可綜合的VHDL/Verilog HDL轉(zhuǎn)化成硬件電路時，包含了三個過程，分別是（ ）、（ ）、（ ）。12. EDA軟件工具大致可以由五個模塊構(gòu)成，分別是設(shè)計輸入編輯器、（ ）、（ ）、（ ）和（ ）。13. 按仿真電路描述級別的不同，HDL仿真器分為（ ）仿真、（ ）仿真、（ ）仿真和門級仿真。14. 系統(tǒng)仿真分為（ ）、（ ）和（ ）。15. （ ）仿真是對設(shè)計輸入的規(guī)范檢測，這種仿真通過只能

3、表示編譯通過，說明設(shè)計滿足一定的語法規(guī)范，但不能保證設(shè)計功能滿足期望。16. （ ）仿真是對綜合后的網(wǎng)表進行的仿真，它驗證設(shè)計模塊的基本邏輯功能，但不帶有布局布線后產(chǎn)生的時序信息，是理想情況下的驗證。17. （ ）仿真是布局布線后進行的后仿真，仿真時考慮了布線延時，和芯片實際的工作情況更加接近。18. 目前Xilinx公司生產(chǎn)的FPGA主要采用了（ ）配置存儲器結(jié)構(gòu)。19. 描述測試信號的變化和測試工程的模塊叫做（ ）。20. 現(xiàn)代電子系統(tǒng)設(shè)計領(lǐng)域中的EDA采用（ ）的設(shè)計方法。21. 有限狀態(tài)機可分為（ ）狀態(tài)機和（ ）狀態(tài)機兩類。22. Verilog HDL中的端口類型有三類： （ ）、

4、（ ）、輸入/輸出端口。23. Verilog HDL常用兩大數(shù)據(jù)類型： （ ）、（ ）。24. FPGA / CPLD設(shè)計流程為：原理圖/HDL文本輸入（ ）綜合適配（ ）編程下載硬件測試。25. （ ）是描述數(shù)據(jù)在寄存器之間流動和處理的過程。26. 連續(xù)賦值常用于數(shù)據(jù)流行為建模，常以（ ）為關(guān)鍵詞。27. Verilog HDL有兩種過程賦值方式：（ ）和（ ）。 28. timescale 1ns/100ps中1ns代表（ ），100ps代表（ ）。29. 未來的集成電路技術(shù)的發(fā)展趨勢，把整上系統(tǒng)集成在一個芯片上去，這種芯片被稱為（ ）。30. 從互連結(jié)構(gòu)上可將PLD分為確定型和統(tǒng)計型兩

5、類。確定型結(jié)構(gòu)的代表是（ ），統(tǒng)計型結(jié)構(gòu)代表是（ ） 。31. CPLD是由（ ）的結(jié)構(gòu)演變而來的。32. FPGA的核心部分是（ ），由內(nèi)部邏輯塊矩陣和周圍I/O接口模塊組成。33. 把基于電可擦除存儲單元的EEPROM或Flash 技術(shù)的CPLD 的在系統(tǒng)下載稱為 （ ），這個過程就是把編程數(shù)據(jù)寫入E2CMOS單元陣列的過程。34. 根據(jù)配置數(shù)據(jù)線數(shù)，器件配置可分為并行配置和串行配置兩類。串行配置以（ ）為單位將配置數(shù)據(jù)載人可編程器件：而并行配置一般以（ ）為單位向可編程器件載入配置數(shù)據(jù)。35. FPGA的配置模式有從動串行模式、從動并行模式、主動串行模式、主動并行模式、以及（ ）模式。3

6、6. 可編程邏輯器件的配置方式分為（ ）和（ ）兩類。37. VerilogHDL是在（ ）年正式推出的。38. 在verilog HDL的always塊本身是（ ）語句。 39. Verilog HDL中的always語句中的語句是（ ）語句。40. Verilog HDL提供了標(biāo)準(zhǔn)的系統(tǒng)任務(wù)，用于常用的操作。如顯示、文件輸入/輸出等，系統(tǒng)函數(shù)前都有一個標(biāo)志符 （ ）加以確認。41. Verilog HDL很好地支持了“自頂向下”的設(shè)計理念，即，復(fù)雜任務(wù)分解成的小模塊完成后，可以通過（ ）的方式，將系統(tǒng)組裝起來。42. Verilog HDL模塊分為兩種類型：一種是（ ）模塊，即，描述某種電

7、路系統(tǒng)結(jié)構(gòu)，功能，以綜合或者提供仿真模型為設(shè)計目的；另一種是 （ ）模塊，即，為功能模塊的測試提供信號源激勵、輸出數(shù)據(jù)監(jiān)測。43. Verilog語言中，標(biāo)識符可以是任意一組字母、數(shù)字、（ ）符號和下劃線符號的組合。44. state，State ，這兩個標(biāo)識符是（ ）同。45. assign c=a>b? a： b中，若a=3,b=2,則c=（ ）;若a=2,b=3,則c=（ ）。46. 在Verilog HDL的邏輯運算中，設(shè)A=4´b1010，則表達式A的結(jié)果為（ ）47. 在Verilog HDL的邏輯運算中，設(shè)a=2 ，b=0，則a && b結(jié)果為（

8、）， a | b 結(jié)果為（ ）。48. 在Verilog HDL的邏輯運算中，設(shè) a = 4´b1010， a >>1結(jié)果是（ ）。二、 EDA名詞解釋1. ASIC，2.CPLD, 3.FPGA,4.IC, 5.LUT .6.PCB.7.RTL,8.FSM,9.GAL,10.ISP, 11.JATG, 12.PBD,13.BBD 三、 選擇題1 任Verilog HDL的端口聲明語句中，用（ ）關(guān)鍵字聲明端口為雙向端口 A：inout B：INOUT C：BUFFER D：buffer2 用Verilog HDL的assign語句建模的方法一般稱為（ ）方法。A：連續(xù)賦

9、值 B：并行賦值 C：串行賦值 D：函數(shù)賦值3 IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，IP是指（ ）。A：知識產(chǎn)權(quán) B：互聯(lián)網(wǎng)協(xié)議 C：網(wǎng)絡(luò)地址 D：都不是4 在verilog HDL的always塊本身是（ ）語句A：順序 B：并行 C：順序或并行 D：串行5 在Verilog HDL的邏輯運算中，設(shè)A=8'b11010001,B=8'b00011001,則表達式“A&B”的結(jié)果為（ ）A：8'b00010001 B：8'b11011001 C：8'b11001000 D：8'b001101116 大規(guī)?？删幊唐骷饕蠪PGA

10、、CPLD兩類，下列對FPGA結(jié)構(gòu)與工作原理的描述中，正確的是（ ）。A：FPGA是基于乘積項結(jié)構(gòu)的可編程邏輯器件；B：FPGA是全稱為復(fù)雜可編程邏輯器件；C：基于SRAM的FPGA器件，在每次上電后必須進行一次配置；D：在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。7 下列EDA軟件中，哪一個不具有邏輯綜合功能：（ ）。A： ISE B： ModelSim C： Quartus II D：Synplify8 下列標(biāo)識符中，（ ）是不合法的標(biāo)識符。A： State0B： 9moonC： Not_Ack_0D： signal9 關(guān)于Verilog HDL中的數(shù)字，請找出以下數(shù)

11、字中最大的一個：（ ）。A： 8´b1111_1110 B： 3´o276 C： 3´d170 D： 2´h3E10 大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對CPLD結(jié)構(gòu)與工作原理的描述中，正確的是（ ）。A：CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件；B：CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱；C：早期的CPLD是從GAL的結(jié)構(gòu)擴展而來；D：在Xilinx公司生產(chǎn)的器件中，XC9500系列屬CPLD結(jié)構(gòu)；11 IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路的IP核為（

12、）。A ：瘦IP B：固IP C：胖IP D：都不是12 不完整的IF語句，其綜合結(jié)果可實現(xiàn)（ ）。A： 時序邏輯電路B： 組合邏輯電路 C： 雙向電路 D： 三態(tài)控制電路13 CPLD的可編程是主要基于什么結(jié)構(gòu)（ ）。A ：查找表（LUT） C： PAL可編程 B： ROM可編程 D： 與或陣列可編程14 IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，以HDL方式提供的IP被稱為：（ ）A： 硬I PB： 固IP C： 軟IP D： 都不是；15 設(shè)a = 4´b1010，b=4´b0001， c= 4´b1xz0則下列式子的值為1的是（ ）A：a > b

13、 B：a <= c C：13 - a < b d：13 (a>b)16 設(shè)a=2 ，b=0，則下列式子中等于X的是（ ）。A： a && b B： a | b C： !a D： x && a17 FPGA可編程邏輯基于的可編程結(jié)構(gòu)基于（ ）。A： LUT結(jié)構(gòu) B： 乘積項結(jié)構(gòu) C：PLD D：都不對18 CPLD 可編程邏輯基于的可編程結(jié)構(gòu)基于 （ ）。A： LUT結(jié)構(gòu) B： 乘積項結(jié)構(gòu) C： PLD D：都不對19 下列運算符優(yōu)先級最高的是（ ）。 A： ！ B： + C ：& D：20 設(shè)a = 1´b1，b = 3

14、80;b101，c = 4´b1010則X= a，b，c的值的等于（ ）A： 7´b1101100 B：8´b 10101011 C： 8´b 11010101 D：8´b1101101021 將設(shè)計的系統(tǒng)按照EDA開發(fā)軟件要求的某種形式表示出來，并送入計算機的過程，稱 為（ ）。A：設(shè)計的輸入 B：設(shè)計的輸出 C：仿真 D：綜合22 一般把EDA技術(shù)的發(fā)展分為（ ）個階段。A：2 B： 3 C：4 D：523 設(shè)計輸入完成之后，應(yīng)立即對文件進行（ ）。A：編譯 B：編輯 C：功能仿真 D：時序仿真 24 VHDL是在（ ）年正式推出的。A：1

15、983 B：1985 C：1987 D：1989 25 Verilog HDL是在（ ）年正式推出的。A：1983 B：1985 C：1987 D：1989 26 基于硬件描述語言的數(shù)字系統(tǒng)設(shè)計目前最常用的設(shè)計方法稱為（ ）設(shè)計法。A：自底向上 B：自頂向下 C：積木式 D：頂層 27 在EDA工具中，能將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件為（ ）。A：仿真器 B：綜合器 C：適配器 D：下載器 28 在EDA工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線的軟件稱為（ ）。A：仿真器 B：綜合器 C：適配器 D：下載器 29 邏輯器件（ ）屬于非用戶定制電路。A：邏輯門 B： PROM C：PL

16、A D：GAL30 可編程邏輯器件PLD屬于（ ）電路。A：半用戶定制 B：全用戶定制 C：自動生成 D：非用戶定制31 不屬于PLD基本結(jié)構(gòu)部分的是（ ）。A：與門陣列 B：輸入緩存 C：與非門陣列 ：或門陣列32 任Verilog HDL的標(biāo)識符使用字母的規(guī)則是（ ）。A：大小寫相同 B：大小寫不同 C：只允許大寫 D：只允許小寫33 操作符是Verilog HDL預(yù)定義的函數(shù)命名，操作符是由（ ）字符組成的。A：1 B：2 C：3 D：1334 在Verilog HDL模塊中，task語句類似高級語言中的（ ）。A：函數(shù) B：常數(shù) C：變量 D：子程序 35 在Verilog HDL模塊

17、中，函數(shù)調(diào)用時返回一個用于（ ）的值。A： 表達式 B：輸出 C：輸入 D：程序包36 Verilog HDL中的always語句中的語句是（ ）語句。A： 串行 B： 順序 C： 并行 D：順序或并行37 嵌套的if語句，其綜合結(jié)果可實現(xiàn)（ ）。A：條件相與的邏輯 B：條件相或的邏輯 C：條件相異或的邏輯 D：三態(tài)控制電路38 嵌套的使用if語句，其綜合結(jié)果可實現(xiàn)（ ）。A：帶優(yōu)先級且條件相與的邏輯電路 B：雙向控制電路C： 三態(tài)控制電路 D：條件相異或的邏輯電路39 下列哪個FPGA/CPLD設(shè)計流程是正確的（ ）。A：原理圖/HDL文本輸入->功能仿真->綜合->適配-

18、>編程下載->硬件測試 B：原理圖/HDL文本輸入->適配->綜合->功能仿真->編程下載->硬件測試 C：原理圖/HDL文本輸入->功能仿真->綜合->編程下載->適配->硬件測試D：原理圖/HDL文本輸入->適配->功能仿真->綜合->編程下載->硬件測試四、 簡答題1 簡述EDA技術(shù)的發(fā)展歷程？ 2 什么是EDA技術(shù)？3 在EDA技術(shù)中，什么是自頂向下的設(shè)計方法？4 自頂向下的設(shè)計方法有什么重要意義？5 簡要說明目前現(xiàn)代數(shù)字系統(tǒng)的發(fā)展趨勢是什么？6 簡述現(xiàn)代數(shù)字系統(tǒng)設(shè)計流程。7 簡述原理

19、圖設(shè)計法設(shè)計流程。8 簡述原理圖設(shè)計法設(shè)計方法的優(yōu)缺點。9 什么是綜合？綜合的步驟是什么？10 什么是基于平臺的設(shè)計？現(xiàn)有平臺分為哪幾個類型？11 目前，目前數(shù)字專用集成電路的設(shè)計主要采用三種方式？各有什么特點？12 什么是SOC技術(shù)含義是什么？什么是SOPC?13 SOPC技術(shù)含義是什么？SOPC技術(shù)和SOC技術(shù)的區(qū)別是什么？14 SOPC技術(shù)是指什么？SOPC的技術(shù)優(yōu)勢是什么？15 簡要說明一下功能仿真和時序仿真的異同。設(shè)計過程中如果只做功能仿真，不做時序仿真，設(shè)計的正確性是否能得到保證？16 綜合完成的主要工作是什么？實現(xiàn)（Implement）完成的主要工作是什么？17 主要的HDL語言

20、是哪兩種？Verilog HDL 語言的特點是什么？18 簡述阻塞賦值與非阻塞賦值的不同。19 簡述過程賦值和連續(xù)賦值的區(qū)別。20 什么叫做IP核?IP在設(shè)計中的作用是什么?21 什么是IP軟核，它的特點是什么？22 根據(jù)有效形式將IP分為哪幾類？根據(jù)功能方面的劃分分為哪兩類？23 比較基于查找表的FPGA和CPLD系統(tǒng)結(jié)構(gòu)和性能上有何不同?24 什么是數(shù)據(jù)流級建模？什么是行為級建模？25 timescale指令的作用是什么。26 采用HDL完成設(shè)計后，必須應(yīng)用測試程序（testbench）對設(shè)計的正確性進行驗證。測27 什么是FPGA，CPLD？他們分別是基于什么結(jié)構(gòu)的可編程邏輯結(jié)構(gòu)？ 28

21、 CPLD是基于什么結(jié)構(gòu)的可編程邏輯器件？其基本結(jié)構(gòu)由哪幾部分組成。29 FPGA是于什么結(jié)構(gòu)的可編程邏輯器件？其基本結(jié)構(gòu)由哪幾部分組成。30 PLD器件按照編程方式不同，可以分為哪幾類？31 解釋編程與配置這兩個概念。32 說明FPGA配置有哪些模式，主動配置和從動配置的主要區(qū)別是什么？33 為什么在FPGA構(gòu)成的數(shù)字系統(tǒng)中要配備一個PROM或E2PROM？五、 程序補充完整1 下面程序是一個3-8譯碼器的VerilogHDL描述，試補充完整?？眨?） decoder_38(out,in)output7：0 out;input2：0 in;reg7：0 out空（2）(in) begin 空

22、（3）(in) 3´d0：out=8´b11111110; 3´d1：out=8´b11111101； 3´d2：out=8´b11111011; 3´d3：out=8´b11110111; 3´d4：out=8´b11101111; 3´d5：out=8´b11011111; 3´d6：out=8´b10111111; 3´d7：out=8´b01111111;endcase空（4） 空（5） 2 下面程序4位計數(shù)器的Verilog

23、HDL描述，試補充完整?？眨?）count4(out ,reset,clk)output3：0 out;空（2）reset,clk;reg3：0 out;空（3）(posedge clk)空（4）if(reset) out<=0;else out<=out+1;end空（5）3 下面程序描述一個時鐘上升沿觸發(fā)、同步復(fù)位的D觸發(fā)器，試補充完整。空（1） dflop(d，reset，clk，q);input d，clk;input reset;空（2） q;reg q；空（3） (posedge clk)if(reset) q <= 0; else q <=空（4）;空（5

24、）4 用下面測試平臺對mux21u1二選一選擇器進行測試，試補充完整?？眨?）1ns/100ps Module空（2）; reg A，B； reg SEL；wire C；mux21u1 ( .a(A)，.b(B)， .sel (SEL)， .c(C);空（3）begin A = 0; B = 0; SEL = 0; #10 begin A=1;B=0;SEL=0; end #10 begin A=0;B=0;SEL=1;end#10 $空（4）; end空（5）5 clock1是周期為20的時鐘，clock_pshift是clock1相移 ，試補充完整。空（1）Gen_clock1 (cloc

25、k_pshift，clock1) ;output clock_pshift，clock1;reg clock1;wire clock_pshift;空（2） T=20;parameter pshift=2;空（3）clock1 =0;always# (T/2) clock1=clock1;空（4）#PSHIFT clock_pshift=clock1; 空（5）6 下面程序描述了8位移位寄存器，試補充完整。空（1） shifter(空（2）,clr,dout);input din,clk,clr;output空（3）dout;reg7：0 dout;always (posedge clk)be

26、ginif (空（4）) dout<= 8'b0;else begin dout <= dout << 1; dout0 <= din; end空（5） endmodule7 下面程序描述了一個數(shù)據(jù)選擇器MUX，試補充完整?？眨?） mux(data_in1，data_in2，sel，data_out);input data_in1，data_in2;input 1：0 sel;output data_out;always （空（2） begin case（空（3） 2b00 ： data_out <= data_in1 data_in2; 2b01

27、： data_out <= data_in1 | data_in2; 2b10： data_out <= data_in1 data_in2;2b11： data_out <= data_in1;空（4）： data_out <=2bxx；endcaseend空（5）8 下面程序描述了一個返回兩個數(shù)中的最大值的函數(shù)。試補充完整?？眨?） 3：0 max; 空（2） 3：0 a，b; begin if (空（3）) max=a; elsemax=b;空（4）空（5）六、 程序改錯1 下面的中有5處錯誤，試找出錯誤并修改正確。第1行 module divide2( clk

28、, clk_o, reset)第2行input     clk , reset;第3行output   clk_o;第4行wire in;第5行wire out ;第6行always ( posedge clk or posedge reset)第7行if ( reset)第8行 out <= 0;第9行 else第10行out <= in;第11行 assign in <=out;第12行assign clk_o = out;2 下面的中有5處錯誤，試找出錯誤并修改正確。第1行modu

29、le dff8(reset, d, q);第2行input        clk;第3行input        reset;第4行input7：0   d;第5行output q;第6行reg7：0 q;第7行initial (posedge clk) 第8行 if(reset)第9行  q <= 0;第10行else第11行  q <= d;第12行endmodule;3 下面的中有5處錯誤

30、，試找出錯誤并修改正確。第1行module decode4_7(decodeout,indec)第2行output6：0decodeout;第3行input3：0 indec;第4行reg6：0decodeout;第5行always(indec)第6行begin第7行case第8行4´d1：decodeout=7´b1111110;第9行 4´d1：decodeout=7´b0110000;第10行4´d2：decodeout=7´b1101101;第11行4´d3：decodeout=7´b1111001;第12

31、行4´d4：decodeout=7´b0110011;第13行4´d5：decodeout=7´b1011011;第14行4´d6：decodeout=7´b1011111;第15行4´d7：decodeout=7´b1110000;第16行4´d8：decodeout=7´b1111111;第17行4´d9：decodeout=7´b1111011;第18行endcase第19行end4 下面的中有5處錯誤，試找出錯誤并修改正確。第1行timescale 10ns/1ns第

32、2行module wave2;第3行reg wave;第4行cycle=5;第5行always第6行fork第7行 wave=0;第8行#(cycle) wave=1;第9行#(2*cycle)wave=0;第10行#(3*cycle)wave=1;第11行#(4*cycle)wave=0;第12行#(5*cycle) $finish;第13行endmodule;5 下面的中有5處錯誤，試找出錯誤并修改正確。第1行module alutast(code,a,b,c)第2行input1：0code;第3行input3：0a,b;第4行output4：0c;第5行 reg4：0 c;第6行 tas

33、k my_and;第7行 input3：0a,b;第7行output4：0out;第 8行interger i;第9行for(i=3;i>=0;i=i-1)第10行outi=ai&bi;第11行end第12行always(code or a or b)第13行begin第14行case(code)第15行2b00：my_hand(a,b,c);第16行 2b01：c=a|b;第17行2b10：c=a-b;第18行2b11：c=a+b;第19行end第20行endmodule;6 下面的中有5處錯誤，試找出錯誤并修改正確。第1行 module mux4_1(out,in0,in1,

34、in2,in3,sel);第2行 input out;第3行 input in0,in1,in2,in3;第4行 input sel;第5行 reg out;第6行 always ( )第7行 case(sel)第8行 2'b01： out=in0;第9行 2'b01： out=in1;第10行 2'b10： out=in2;第11行 2'b11： out=in3;第12行 default： out=2'bx;第13行 endmodule7 下面的中有5處錯誤，試找出錯誤并修改正確。第1行 module encoder8_3(none_on,outcod

35、e,a,b,c,d,e,f,g,h);第2行 output none_on;第3行 output3：0 outcode;第4行 input a,b,c,d,e,f,g,h;第5行 reg3：0 outtemp;第6行 assign none_on,outcode=outtemp;第7行 always (a or b or c or d or e or f or g or h)第8行 if(h) outtemp=4'b0111;第9行 else if(g) outtemp=4'b0110;第10行 else if(f) outtemp=4'b0101;第11行 else

36、if(e) outtemp=4'b0100;第12行 else if(d) outtemp=4'b0011;第13行 else if(c) outtemp=4'b0010;第14行 else if(b) outtemp=4'b0001;第15行 else if(a) outtemp=4'b0000; 第16行 else if outtemp=4'b1000;第17行 end第18行 endmodule8 下面的中有5處錯誤，試找出錯誤并修改正確。第1行 module shifter( );第2行 input din,clk,clr;第3行 out

37、put7：0 dout;第4行 reg7：0 dout;第5行 alway (posedge clk)第6行 if (clr) dout = 8'b0;第7行 else第8行 begin第9行 dout <= dout << 1;第10行 dout0 <= din;第11行 end第12行 endmodule七、 程序分析與設(shè)計1. 設(shè)計7人投票表決器，當(dāng)大于等于4票時輸出為1，否則為0。2. 試描述一個具有循環(huán)左移和循環(huán)右移功能的8位串入并出移位寄存器。3. 試描述一個能實現(xiàn)2倍分頻功能的模塊。4.  試描述一個異步復(fù)位、二十進制的減法計數(shù)器。5.

38、試描述一個帶進位輸入、輸出的4位全加器，其中端口：A、B為加數(shù)，CIN為進位輸入，S為加和，COUT為進位輸出。6. 試描述一個同步置數(shù)、同步清零的8位加法計數(shù)器7. 分別用持續(xù)賦值和阻塞賦值方式描述的2選1多路選擇器。8. 用阻塞賦值方式描述移位寄存器。9. 用for語句實現(xiàn)2個位數(shù)相乘。10. 試描述83優(yōu)先編碼器。11. 試描述一個異步清0、異步置1的D觸發(fā)器。12. 試描述一個4位并串轉(zhuǎn)換器。13. 設(shè)計一個序列檢測器,用于檢測串行的二進制序列,每當(dāng)連續(xù)輸入三個或三個以上的1時,序列檢測器的輸出為1,其它情況下輸出為0。（1）畫出狀態(tài)圖（2）寫出實現(xiàn)程序。14. 設(shè)計一個狀態(tài)機實現(xiàn)在時

39、鐘clk的控制下檢測輸入的串行數(shù)據(jù)是否為“110”，畫出狀態(tài)轉(zhuǎn)移圖，并寫出設(shè)計實現(xiàn)程序。要求：當(dāng)串行數(shù)據(jù)是“101”時，flag_out =1，否則flag_out =0。15. 下圖是一個含有下降沿觸發(fā)的D觸發(fā)器的時序電路，試寫出此電路的VerilogHDL設(shè)計程序。16. 根據(jù)以下原理圖寫出相應(yīng)的Verilog程序。 習(xí)題集解答一、 填空題1.（3） 2.( ) 3.( 適配器 ) 4.( 編譯 ) 5.( 自頂向下) 6.( 綜合) 7.( 軟) 8.(片上系統(tǒng))、(可編程片上系統(tǒng)) 9.( 硬)、 (軟) 10.( 軟IP) 11.( 轉(zhuǎn)化)、(優(yōu)化)、(映射) 12.（HDL綜合器）

40、、（仿真器）、（適配器或布局、布線器）、（下載器）13.（系統(tǒng)級）、（行為級）、（RTL級）14.（行為仿真）、（功能仿真）、（時序仿真） 15.( 行為) 16.( 功能) 17.( 時序) 18.（SRAM） 19.（測試平臺testbench） 20.（自頂向下） 21.（Mealy）、（Moore） 22.（輸入端口）、（輸出端口） 23.（線網(wǎng)類型）、（寄存器類型） 24.（功能仿真）、（時序仿真） 25.（數(shù)據(jù)流級建模） 26.（assign）27.（阻塞賦值）、（非阻塞賦值） 28.（時間單位）、（時間精度）29.（片上系統(tǒng) SOC） 30.（CPLD、（FPGA）31.（簡單P

41、LD） 32.（邏輯單元陣列LCA） 33.（編程）34.（Bit 比特)、(Byte字節(jié)) 35.（JTAG） 36. （主動配置）、 （從動配置） 37.（1983） 38.（并行）39.（順序） 40.（ $ ） 41.（調(diào)用（也稱例化）42.（功能）、（測試 ） 43.（$ ） 44.（不同）45.（ 3 ）、（ 3 ） 46.（8'b0101） 47.（0）、（1）48.（4´b0101）二、 EDA名詞解釋1. Application Specific Integrated Circuit，專用集成電路2. Complex Programmable Logic D

42、evice 復(fù)雜可編程邏輯塊3. Filed Programmable Gate Array 現(xiàn)場可編程門陣列4. integrated circuit 集成電路5. look up table 查找表6. PrintedCircuitBoard印制電路板7. Register Transfer Level寄存器傳輸級8. Finite State Machine有限狀態(tài)機9. Generic Array Logic 可編程通用陣列邏輯10. 在系統(tǒng)編程11. 邊界掃描測試 是一種可測試結(jié)構(gòu)技術(shù)12. Platform-Based Design 基于平臺的設(shè)計方法13. Block-Based

43、 design 基于塊的設(shè)計三、 選擇題1-5 A A A B A 6-10 C B B A D 11-15 D A D C A 16-20 D A B A D 2125 A BB A 2630 B B C A A 3135 C B D D A 3639 B A A A四、 簡答題1 答：（1）二十世紀(jì)70年代，產(chǎn)生了第一代EDA工具。（2）到了80年代，為了適應(yīng)電子產(chǎn)品在規(guī)模和制作上的需要，應(yīng)運出現(xiàn)了以計算機仿真和自動布線為核心技術(shù)的第二代EDA技術(shù)。（3）90年代后，隨著科學(xué)技術(shù)的發(fā)展，出現(xiàn)了以高級語言描述、系統(tǒng)級仿真和綜合技術(shù)為特征的第三代EDA技術(shù)。2 答：EDA技術(shù)就是以計算機為工具

44、，設(shè)計者在EDA軟件平臺上，對系統(tǒng)功能進行描述完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。3 答：自頂向下首先從系統(tǒng)設(shè)計入手，在頂層進行功能劃分和結(jié)構(gòu)設(shè)計，并在系統(tǒng)級采用仿真手段驗證設(shè)計的正確性，然后再逐級設(shè)計低層的結(jié)構(gòu)，實現(xiàn)從設(shè)計、仿真、測試一體化。其方案的驗證與設(shè)計、電路與PCB設(shè)計專用集成電路設(shè)計等都由電子系統(tǒng)設(shè)計師借助于EDA工具完成。4 答：（1）基于PLD硬件和EDA工具支撐；（2）采用逐級仿真技術(shù)，以便及早發(fā)現(xiàn)問題修改設(shè)計方案；（3）基于網(wǎng)上設(shè)計技術(shù)使全球設(shè)計者設(shè)計成果共享，設(shè)計

45、成果的再利用得到保證。（4）復(fù)雜系統(tǒng)的設(shè)計規(guī)模和效率大幅度提高。（5）在選擇器件的類型、規(guī)模、硬件結(jié)構(gòu)等方面具有更大的自由度。5 答：（1）電子設(shè)計最優(yōu)化（EDO）；（2） 在線可“重構(gòu)”技術(shù)。6 答：設(shè)計準(zhǔn)備、設(shè)計輸入、設(shè)計處理、器件編程以及相應(yīng)的功能仿真、時序仿真和器件測試三個設(shè)計驗證過程。7 答：具體設(shè)計流程包括設(shè)計輸入、功能仿真、綜合、綜合后仿真、約束設(shè)置、實現(xiàn)、布局布線后仿真、生成配置文件與配置FPGA8 答：主要優(yōu)點是容易實現(xiàn)仿真，便于信號的觀察和電路的調(diào)整。原理圖設(shè)計方法直觀、易學(xué)。但當(dāng)系統(tǒng)功能較復(fù)雜時，原理圖輸入方式效率低，它適應(yīng)于不太復(fù)雜的小系統(tǒng)和復(fù)雜系統(tǒng)的綜合設(shè)計。9 答：

46、將硬件描述語言轉(zhuǎn)化成硬件電路的過程叫綜合。綜合主要有三個步驟：轉(zhuǎn)化，優(yōu)化，映射。10 答：基于平臺的設(shè)計方法是近幾年提出的SOC軟硬件協(xié)同設(shè)計新方法，是基于塊的設(shè)計BBD方法的延伸，它擴展了設(shè)計重用的理念，強調(diào)系統(tǒng)級復(fù)用，包含了時序驅(qū)動的設(shè)計和BBD的各種技術(shù)，支持軟硬件協(xié)同設(shè)計，提供系統(tǒng)級的算法和結(jié)構(gòu)分析。現(xiàn)有的設(shè)計平臺分為四類：完整的應(yīng)用平臺；以處理器為中心的平臺；以片內(nèi)通信構(gòu)造為中心的平臺；完整的可編程平臺。11 答：（1）全定制設(shè)計或基于標(biāo)準(zhǔn)單元的設(shè)計。所有的工藝掩模都需要從頭設(shè)計，可以最大限度地實現(xiàn)電路性能的優(yōu)化。然而，由于其設(shè)計周期很長，設(shè)計時間和成本非常高，市場風(fēng)險也非常大。（2

47、）半定制設(shè)計或基于標(biāo)準(zhǔn)門陣列的設(shè)計。采用標(biāo)準(zhǔn)門陣列進行初步設(shè)計，待設(shè)計通過驗證后，再對各局部功能單元進行優(yōu)化（3）基于可編程邏輯器件PLD的設(shè)計。PLD的設(shè)計不需要制作任何掩模，基本不考慮布局布線問題，設(shè)計成本低，設(shè)計周期短，設(shè)計的風(fēng)險低。12 答：SOC就是將微處理器、模擬IP核、數(shù)字IP核和存儲器(或片外存儲控制接口) 、數(shù)據(jù)通路、與外部系統(tǒng)的數(shù)據(jù)接口等部件集成在單一芯片上。SOPC就是基于可編程邏輯器件的SOC設(shè)計方案13 答：SOPC技術(shù)是以可編程邏輯器件PLD取代ASIC，更加靈活、高效的技術(shù)SOC解決方案。SSOPC與SOC的區(qū)別就是FPGA與ASIC的區(qū)別。SOPC是SOC發(fā)展的

48、新階段，代表了當(dāng)今電子設(shè)計的發(fā)展方向。其基本特征是設(shè)計人員采用自頂向下的設(shè)計方法，對整個系統(tǒng)進行方案設(shè)計和功能劃分，最后系統(tǒng)的核心電路在可編程器件上實現(xiàn)。14 答：SOPC技術(shù)是以可編程邏輯器件PLD取代ASIC，更加靈活、高效的技術(shù)SOC解決方案。SOPC的技術(shù)優(yōu)勢：（1）運用嵌入的微處理器軟核；（2）采用先進的EDA開發(fā)工具；（3）由于連接延遲時間的縮短，SOPC可以提供增強的性能，而且由于封裝體積的減小，產(chǎn)品尺寸也減小。15 答：仿功能仿真用于驗證設(shè)計的邏輯功能。它是在設(shè)計輸入完成之后，選擇具體器件進行編譯之前進行的邏輯功能驗證，不包含延時信息。 時序仿真是在選擇了具體器件并完成布局、布

49、線之后進行的快速時序檢驗，并可對設(shè)計性能作整體上的分析。由于不同器件的內(nèi)部延時不一樣，不同的布局、布線方案會給延時造成不同的影響。 只做功能仿真，不做時序仿真，設(shè)計的正確性是不能得到保證。16 答：綜合的主要工作將硬件描述語言轉(zhuǎn)化成硬件電路。實現(xiàn)（Implement）是指將綜合輸出的邏輯網(wǎng)表翻譯成所選器件的底層模塊與硬件原語，將設(shè)計映射到器件結(jié)構(gòu)上，進行布局布線，達到在選定器件上實現(xiàn)設(shè)計的目的17 答：VHDL和Verilog HDL。Verilog HDL語言允許用戶在不同的抽象層次上對電路進行建模，底層描述能力較強。18 答：阻塞賦值： =；必須是阻塞賦值完成后，才進行下一條語句的執(zhí)行；賦

50、值一旦完成，等號左邊的變量值立刻發(fā)生變化 非阻塞賦值 <=,非阻塞賦值在賦值開始時計算表達式右邊的值，到了本次仿真周期結(jié)束時才更新被賦值變量（即賦值不立刻生效）；非阻塞賦值允許塊中其他語句的同時執(zhí)行。在同一個順序塊中，非阻塞賦值表達式的書寫順序，不影響賦值的結(jié)果。19 答：過程賦值和連續(xù)賦值的區(qū)別：過程賦值連續(xù)賦值無關(guān)鍵字（過程連續(xù)賦值除外）關(guān)鍵字assign用“= ”和“<=”賦值只能用“=”賦值只能出現(xiàn)initial和always語句中不能出現(xiàn)initial和always語句中用于驅(qū)動寄存器用于驅(qū)動網(wǎng)線20 答：IP是指知識產(chǎn)權(quán)芯核。IP核是可以完成特定電路功能的模塊，在設(shè)計電

51、路時可以將IP核看做黑匣子，只需保證IP模塊與外部電路的接口，無需關(guān)心其內(nèi)部操作。利用IP核還可以使設(shè)計師不必了解設(shè)計芯片所需要的所有技術(shù)，降低了芯片設(shè)計的技術(shù)難度。IP核與工業(yè)產(chǎn)品不同，調(diào)用IP核能避免重復(fù)勞動，大大減輕工程師的負擔(dān)，且復(fù)制IP核是不需要花費任何代價的。21 答：軟核是以可綜合的寄存器傳輸級（RTL）描述或通用庫元件的網(wǎng)表形式提供的可重用的IP模塊。特點：軟核的使用者要負責(zé)實際的實現(xiàn)和布圖，它的優(yōu)勢是對工藝技術(shù)的適應(yīng)性很強，方便地移植。由于軟核設(shè)計以高層次表示，因而軟IP易于重定目標(biāo)和重配置，然而預(yù)測軟IP的時序、面積與功率諸方面的性能較困難。22 答：有效形式分：軟核、固核

52、和硬核。功能劃分：嵌入式IP核與通用IP模塊。23 答：FPGA和CPLD系統(tǒng)結(jié)構(gòu)比較：性能指標(biāo)CPLDFPGA集成規(guī)模?。ㄈf門）大（百萬門）邏輯單元大（PAL結(jié)構(gòu)）小（PROM）結(jié)構(gòu)互連方式集總總線分段總線、專用互連編程工藝EPROM、E2ROM、FLASHSRAM編程類型ROM、信息固定RAM、可實時重構(gòu)性能：邏輯電路在中小規(guī)模范圍內(nèi)，選用CPLD價格較便宜，能直接用于系統(tǒng)。各系統(tǒng)的CPLD器件的邏輯規(guī)模覆蓋面屬中小規(guī)模，器件有很寬的可選范圍，上市速度快，市場風(fēng)險小。對于大規(guī)模的邏輯電路設(shè)計，則多采用FPGA。因為從邏輯規(guī)模上講，F(xiàn)PGA覆蓋了大中規(guī)模范圍。24 答：數(shù)據(jù)流級建模是描述數(shù)據(jù)

53、在寄存器之間流動和處理的過程。行為級建模在更高層次對系統(tǒng)功能和數(shù)據(jù)流進行描述。25 答：在Verilog HDL 模型中，所有時延都用單位時間表述。使用timescale編譯器指令將單位時間與實際時間相關(guān)聯(lián)。用于定義仿真時間、延遲時間的單位和時延精度。26 答：（1）產(chǎn)生模擬激勵(波形)；（2）將模擬的輸入激勵加入到被測試模塊端口并觀測其輸出響應(yīng)；（3）將被測模塊的輸出與期望值進行比較，驗證設(shè)計的正確與否。27 答：FPGA是現(xiàn)場可編程門陣列，CPLD中文全稱是復(fù)雜可編程邏輯器件。其中CPLD是基于乘積項的可編程邏輯結(jié)構(gòu)，F(xiàn)PGA是基于查找表的可編程邏輯結(jié)構(gòu)。28 答：CPLD是基于乘積項的可編程結(jié)構(gòu)，基本構(gòu)成：邏輯陣列塊LAB、宏單元、擴展乘積項、可編程連線陣列、I/O控制器。29 答：FPGA是基于SRAM查找表的可編程結(jié)構(gòu)。FPGA的核心部分是邏輯單元陣列LCA，LCA是由內(nèi)部邏輯塊矩陣和周圍I/O接口模塊組成。LCA內(nèi)部連線在邏輯塊的行列之間，占據(jù)邏輯塊I/O接口模塊之間的通道，可以由可編程開關(guān)以任意