(完整word版)Quartus-II使用教程-完整實例2

1、1 Quartus 入門教程 （一個 Verilog 程序的編譯和功能仿真） Quartus n是Altera公司推出的專業(yè) EDA工具，支持原理圖輸入、硬件描述語言的輸 入等多種輸入方式。硬件描述語言的輸入方式是利用類似高級程序的設(shè)計方法來設(shè)計出數(shù)字 系統(tǒng)。接下來我們對這種智能的 EDA工具進行初步的學習。使大家以后的數(shù)字系統(tǒng)設(shè)計更 加容易上手。 快捷工具欄：提供設(shè)置（setting）,編譯（compile ）等快捷方式，方便用戶使用，用戶也可 以在菜單欄的下拉菜單找到相應(yīng)的選項。 菜單欄：軟件所有功能的控制選項都可以在其下拉菜單中找到。 信息欄：編譯或者綜合整個過程的詳細信息顯示窗口，包括

2、編譯通過信息和報錯信息。菜單欄 第一步：打開軟件 快捷工具欄 資源管理窗口 Ale E-St-Vrew Projenew Project Wizard） 1工程名稱： 所建工程的保存路徑 New Project Wizard: Directory, Name, Top-Level Entity 工程名稱 What is the working directory for this proiect? | C:Documente and SettingsVLXQffiXJf 程徹件測試 ig. the name of thh Broject? 頂層模塊名（芯片級設(shè)計為實體名），要求 與工程名稱相同

3、 What is the rame of the lop-level design enUJ for this project? This name h case sensiln/e and 如 nnatch the entily name in the design lile. lest Use Existing Prefect Settrgs Hext Finish 取消 2添加已有文件（沒有已有文件的直接跳過 next） 如果有已經(jīng) 存在的 文 件就在該過程中添加， 軟件將直接 將用戶 所 添加的文件 添加到 工 程中。 I嗣 3 New Project Wizard: Add File

4、s page 2 of 5 Setect the design hies you 噸M ro include in the proiect. Click Add All to add all design files ir) )the project directory to ths project. W ote: yuu can allways add design files to the project latar, Back I 恥毗 Finish | 恥弟 3選擇芯片型號（我們選擇 cyl one II系列下的EP2C70F896C6芯片） （注：如果不下載到開發(fā)板上進行測試，這一步

5、可以不用設(shè)置 HardL叩y: | H Limit DSP & RAM to HardCopy device resource Hack I UeKt Finish | 射肖 所選的芯片 的Mew Project Wizard: Family & Device Settings page 3 of 5J Devices： p Target device C C Auto device selected the Fitter 5pecMic device selected in Available devices4 list Avail-able devices. Name Co

6、re v. LEs User I/,. 快速搜索所需的芯片 Show in Available device li Package: Pin court: Sped grade： P Show advanced devices r HardCop c?mpatib1& onl EPX70FS72C7 EP2C70F672CS EPX70F672I8 1.2V 68416 1.2V 68416 1.2V 6S416 22222EP2C70FS96C6 1.2V 68416 EP2C70F996C7 EPX70F996CR EP2C70FS96I8 1,2V 68416 1.2V 6641

7、6 1.2V 6B41G 222222 6 6 6 Speedy the path names ol anj/ non-default libraries. IJer Librai*e$ aoiily and device pou want to taget for compilation. Fandy: fcfthe II ,ny 選擇芯片 Memoi 1152000 300 Ented. PLL V 4 4 4選擇仿真，綜合工具（第一次實驗全部利用 quartus做，三項都選 None,然后next）5 New Project Wizard: EDA Tool Settings page

8、A A of 5 IX Spcriy ttw other EDA look 亠 in addition to the II software - used wHi the proiecl. Desjgn Entry/Synthesi Tool name: | 選擇第三方綜合工具，如杲 使用Quartus內(nèi)部綜合工具 貝U選擇none rOTTwii 廠Run 選擇第三方仿真工具，如果 使用Quartus內(nèi)部仿真工具 貝U選擇none ：iqr er compilali r Simition Tinwig Analysis Tool name: 選擇時序分析儀 廠 Run this tool u

9、ti Back Next Finish 取消I 5工程建立完成（點finish） Hew Project Wizard: Summary pge 5 of 5J When you cfcck Finish, the project will be cieated with the following settings: Project direcloiry: E7LXQ /國家精品課程懾件測試/ Projett name： T gp-level design entity: lest Number of fifes added: 0 Number of ur libraii&$ add

10、ed： 0 Device assignments: Family name：: Cjclone II Device: EP2C70FE96C6 EDA tools: Design entry/syntlhesis: Simulation; Timing analysis: Operating condition: Core voltage: 1 2V Junction lemperMure range: 085 new VHDL file),新建完成之后要先保存。 Hew 區(qū) SOPC Builder System 人 -Design Files AHDL File E lock D iagr

11、am/S chenftatic File _ EDiFFiig 我們選擇Verilog HDL File設(shè)計文件格式既選擇 Verilog文本輸入形式 State Machine File SystemVerilog HDL File Tel Scrpt File 一 Verilog HDL File 目 HDLFil -Memoiy Files Hewadecimal (InbekFcimat) File Memoiy Initi 日 li 拍 lion File -Verification/D ebugging Files I n-Sy?tenri Sources and Probes F

12、ile Logic Answer Inlerface File SignalTap II Logic Analyzer File Vector Waveform File -Other Filec AHDL Include File Block Symbol File Chain Description File Siopsys Design Constraints File T ext File OK Cencel 第四步：編寫程序 以實現(xiàn)一個與門和或門為例， Verilog描述源文件如下: module test(a,b,out1,out2); in put a,b; output out

13、1,out2; assig n out仁a&b; assig n out2=a | b; en dmodule 然后保存源文件； 第五步：檢查語法(點擊工具欄的這個按鈕(start Analysis & synthesis) 7 .riobal Settr 點擊確定完成語法檢查 第六步：（鎖定引腳，點擊工具欄的（pin planner ） （注：如果不下載到開發(fā)板上進行測試，引腳可以不用分配 ） Quartits II Fi/IKQ；國富稱品課程/軟枠測苗Aest tesl Pin Manner 語法檢查成功，沒有 error級別以上的錯誤 Jig Status - Qu&am

14、p;rtu.3 II Version 9.0 Build 132 Eevi 5,1 on test Top_leval Enti ty Mofn t q-st Fahily Cyeldn芒 II Devi ce 2P2CT0ffe9&C6 Tim血怎 Nodelx F inel Met tinsn： requirements WA Tot EL! slamAiitE 2 2 Total funcIions Dedicat4d e sifters To t al r&jp. 5 ter s Tnl-al ni Fri 丁心 22 09 H 20 2011 :02/25/2009

15、SJ FILII Vtrian. 該窗口顯示了語法檢查后的詳細 信息，包括所使用的io 口資源的多 少等內(nèi)容，相應(yīng)的英文名大家可以 自己查閱 pins bits i pl i 9-bit eliarientE Q 4 fl !0 El 匸 e. PrKESsrig jaoe 7/HBMV OC3-Q aAoo O-03PO OCAQO 0OO&-H-Q 曲&。0只呂 Named 工 o Edk Filer Fim al 一 NtKfe r-e CwKtlQn LKaC-QH ./&#*： VREF Grotp I/O 5竹心唱 1 . Inovt MiiM xa-vi1

16、! (citfKii-) 2 # b jniOUt 3 !# DUtl Culpjt A 13-YLTL InedaJ-J M oCQ&舍0 2 體呂 十vavoAYVOnO00A口 0;曲 oo TTG-OOOC-Oeooofios 門遢 OQ o ooooeo礎(chǔ) 000 0 8 0000口 8 倉 d lultiplitr 9-bi I tlMuts Total PLLs 該窗口給出綜合后代碼的資源使 用情況既芯片型號等等信息。 選擇為使用端 口選項卡 第八步：testbench仿真 仿真環(huán)境配置： 第七步：整體編譯（工具欄的按鈕 (start Complilati on) E3

17、y Settings - XUEX11 Categ&y： Wuw.Mul - rt Jul 22 09:37:56 2011 9.0 Build 132 CE/25/2009 SJ FoLl Version t屯號t Cyclostt II EP2C70F896C6 Find. T i 2 / 68,116 ( 1 % ) 2 / 63. ( 1 % J 0 i 68, 41& ( fl % ) 0 4/622 ( SSKTtCuim CbK -J Nn 怕 Arr-n 他 2 nfidLhff 曲 I- F &i UPd4ie & CsLnoiAtpuf ii

18、 Pwrf*e W T i JUCH.V SwtTkvnl TWvns Juhmr 51aEDAHe4al W4ET farEAnwHvrRMM- Ck1-K9wfi+T CM-Fihfs-rf- ccdulB :EGN gET_B UHfC JW-ftO HAHJ HLTJai.HL! CTjnjJ: C iirpsb 盧/ Inp口匕 llput MBAT. K01,.3R xag 3PC0L.3FCQJ, sag|11:O| EEUHEI ZBQ 111:O|I ccuntl 工亡中|扣艸 lBfl_ll XtQ Swx&iMnMftwtiff Pw:-5 iTiesi farc

19、lxran Mriw n-Htir3 刊 號吐F n M B r - E |5口十“叭托旳】-ES7T卜 A Sl| SEA di 壯 蕊i4nfTlT廠團 4nar &知廿 finer TrmgA-ririwi 11 Open as: 進行修改編輯，程序如下，修改完畢，保存: L timescale 1 ps/ 1 ps module teavlgst )； reg a； req b; / wires wire cutl; wire out2; / assign statementa (if any test il ( / / port map - connec 匸 j_on bet

20、 we en icaster ports a: at 2)尸 上山)F .QUtl(out1)r ,out2(out2 ； initial bein a= 1*b0; /set a to 0 b= 1bl; display(Running testbench); end always #5 a = *a; initial begin #15 b = 10; #130 b = l*bl; #10 b - lrb0; #20 $finish; /terminate the simulation end endmodule 在項目管理窗器件上右擊選擇 settings L5 Cyclone II;

21、EP2C70F896C6 丨 泗test電1 蘭 Devke , J Settings. Ctrl+Shrft+E 打開如下界面：signals/registers 12 ；g誠ngt - test eatery： ! _ ! General Fles Ubrri 7 OperaUng Settnas and COndrtKre Vdttae Tcmperaljure a Ccmplatwn Process Settings Eady Timing Estinutc- tnaementai ComptoUcn Phvcai Synlhesis Dpbminations 1 EDATw爍 g 口

22、5叩 Entry/Syntheas Sffinifilim Formal VenfEBton * Anagci S Synth Settings VHX Input ； Vedcg HOL Input OeWt Parameters F=itter SetDrs I TmcQutst Timng Analyzer AssemUef Degn AsKtant SigndTap H Lcqc Analyzer Log忙 Anaiyzef Interface PowerPlay Ptiwer Andzer Settings SSN Analyzer g INew Tt Bench Settings Create new test bench settings. Test bench name: Top level module in test bench: Use test bendf to perform vtd timm simulation Design instarKE name m test be rich： NA 按照.vt內(nèi)容（Test bench name 要和）填寫上面內(nèi)容,選擇modelsim 文件夾 下.vt文件點擊 | Devte K CBHOd Apply 13 New Test Bench Settings Cance