EDA(第1章)-11.2

1、CPLD/FPGACPLD/FPGA的開發(fā)與應用的開發(fā)與應用 課程研究內(nèi)容課程研究內(nèi)容現(xiàn)代現(xiàn)代數(shù)字數(shù)字系統(tǒng)系統(tǒng)設計方法設計方法- EDA- EDA技術技術現(xiàn)代現(xiàn)代數(shù)字數(shù)字系統(tǒng)系統(tǒng)設計實現(xiàn)設計實現(xiàn)-大規(guī)模大規(guī)模PLDPLD現(xiàn)代現(xiàn)代數(shù)字數(shù)字系統(tǒng)系統(tǒng)設計描述設計描述- - HDLHDL語言語言現(xiàn)代現(xiàn)代數(shù)字數(shù)字系統(tǒng)系統(tǒng)設計流程設計流程- 自頂向下自頂向下現(xiàn)代現(xiàn)代數(shù)字數(shù)字系統(tǒng)系統(tǒng)設計平設計平臺臺- EDAEDA工具工具 l l 潘松等，潘松等， EDAEDA技術與技術與VHDLVHDL，清華大學出版社清華大學出版社l 潘松等，潘松等， VHDLVHDL實用教程，電子科技大學出版社實用教程，電子科技大學出

2、版社l 甘歷等，甘歷等， VHDLVHDL應用與開發(fā)實踐，科學出版社應用與開發(fā)實踐，科學出版社l 侯伯亨等，現(xiàn)代數(shù)字系統(tǒng)設計，西安電子科技大學出版社侯伯亨等，現(xiàn)代數(shù)字系統(tǒng)設計，西安電子科技大學出版社l 徐志軍等，徐志軍等，CPLD/FPGACPLD/FPGA的開發(fā)與應用，電子工業(yè)出版社的開發(fā)與應用，電子工業(yè)出版社l 郭勇等，郭勇等， EDAEDA技術基礎，機械工業(yè)出版社技術基礎，機械工業(yè)出版社l 顧斌等，顧斌等， 數(shù)字電路數(shù)字電路EDAEDA設計，西安電子科技大學出版社設計，西安電子科技大學出版社l http:/l http:/l http:/參考教材及資料參考教材及資料1 1.1 .1 電子

3、設計自動化電子設計自動化EDAEDA技術技術設計方法設計方法硬件電路的軟件設計方式,硬件設計如同修改軟件程序一樣快捷方便。自動化程度更高,且直面產(chǎn)品設計。集成化程度更高，可構建片上系統(tǒng)。目標系統(tǒng)可現(xiàn)場編程，在線修改升級。開發(fā)周期短設計成本低，設計靈活性高。EDA技術基本特征 EDAEDA( (E Electroniclectronic D Designesign A Automation)utomation)是在是在CADCAD基礎上發(fā)展起來的基礎上發(fā)展起來的計算機輔助設計系統(tǒng)，是以大規(guī)模可編程邏輯器件為計算機輔助設計系統(tǒng)，是以大規(guī)模可編程邏輯器件為設計載體設計載體，以硬，以硬件語言為主要件語

4、言為主要設計描述設計描述，以計算機軟，以計算機軟、硬件開發(fā)系統(tǒng)為硬件開發(fā)系統(tǒng)為設計工具設計工具，自，自動完成集成電子系統(tǒng)設計的一門新技術。動完成集成電子系統(tǒng)設計的一門新技術。第第1 1章章 EDAEDA技術概述技術概述傳統(tǒng)設計與計輔設計傳統(tǒng)設計與計輔設計EDAEDA高效率的高效率的EDAEDA設計依賴于其設計依賴于其自頂向下自頂向下的的設計流程設計流程和和功能強大功能強大的的開發(fā)工具開發(fā)工具 EDAEDA技術的發(fā)展技術的發(fā)展 分為三個階段分為三個階段 20世紀世紀70年代年代CADCAD 20世紀世紀80年代年代CAECAE 20世紀世紀90年代年代EDAEDA EDAEDA技術發(fā)展概況技術發(fā)

5、展概況 EDAEDA技術是一門綜合性技術，它融合多學科于一體，又滲透應用于技術是一門綜合性技術，它融合多學科于一體，又滲透應用于多學科之中，其發(fā)展歷程與集成電路制造技術、在系統(tǒng)可編程技術、多學科之中，其發(fā)展歷程與集成電路制造技術、在系統(tǒng)可編程技術、計算機輔助設計及應用技術的發(fā)展同步。計算機輔助設計及應用技術的發(fā)展同步。 進入進入2121世紀后，隨著基于世紀后，隨著基于EDAEDA的的SOC(SOC(片上系統(tǒng)片上系統(tǒng)) )設計技術的發(fā)展，設計技術的發(fā)展，軟硬核功能庫的建立，軟硬核功能庫的建立，EDAEDA技術開始步入嶄新階段：技術開始步入嶄新階段：1）在在FPGAFPGA上實現(xiàn)上實現(xiàn)DSPDSP

6、（數(shù)字信號處理）應用成為可能（數(shù)字信號處理）應用成為可能 2）在一片在一片F(xiàn)PGAFPGA中實現(xiàn)一個完備的數(shù)字處理系統(tǒng)中實現(xiàn)一個完備的數(shù)字處理系統(tǒng)SOCSOC成為可能成為可能 3）功能強大的功能強大的EDAEDA軟件不斷推出軟件不斷推出 4）電子技術領域全方位融入電子技術領域全方位融入EDAEDA技術技術 5）軟硬軟硬IP(IntellectualIP(Intellectual Property) Property)核在電子領域廣泛應用核在電子領域廣泛應用6）基于基于EDAEDA的用于的用于ASICASIC設計的標準單元已涵蓋大規(guī)模電子系統(tǒng)設計的標準單元已涵蓋大規(guī)模電子系統(tǒng)7）復雜電子系統(tǒng)的設

7、計和驗證趨于簡單復雜電子系統(tǒng)的設計和驗證趨于簡單8）SoPCSoPC高效低成本設計技術高效低成本設計技術趨于趨于成熟成熟 專家認為，專家認為，2121世紀將是世紀將是EDAEDA技術快速發(fā)展時期，技術快速發(fā)展時期， 將使得電子技術領域?qū)⑹沟秒娮蛹夹g領域各學科的界線更加模糊各學科的界線更加模糊( (軟軟/ /硬件硬件, ,模塊模塊/ /系統(tǒng)系統(tǒng), ,方案方案/ /實現(xiàn)等實現(xiàn)等) )，更加互為包容，更加互為包容其應用更為廣泛，其應用更為廣泛，EDAEDA技術將成為對技術將成為對2121世紀產(chǎn)生重大影響的十大技術之一。世紀產(chǎn)生重大影響的十大技術之一。 數(shù)字系統(tǒng)的數(shù)字系統(tǒng)的實現(xiàn)手段實現(xiàn)手段與數(shù)字器件的

8、發(fā)展過程密切相關。與數(shù)字器件的發(fā)展過程密切相關。數(shù)字器件數(shù)字器件從功能從功能/ /規(guī)模上可分為：規(guī)模上可分為： 設計實現(xiàn)設計實現(xiàn)1 1.2 .2 數(shù)字系統(tǒng)設計實現(xiàn)手段數(shù)字系統(tǒng)設計實現(xiàn)手段 標準邏輯器件標準邏輯器件：SSIC(SSIC(如邏輯門、觸發(fā)器等如邏輯門、觸發(fā)器等) )，MSIC(MSIC(如全加器、計數(shù)器等如全加器、計數(shù)器等) ) 專用集成芯片專用集成芯片：ASICASIC（Application Specific Integrated CircuitApplication Specific Integrated Circuit） 可編程邏輯器件可編程邏輯器件：半定制的半定制的PLD,

9、PLD,可編程可編程/ /結構化結構化ASICASIC等。等。 微處理器芯片微處理器芯片：CPUCPU，DSPDSP，ARMARM等。等。因此，因此，數(shù)字系統(tǒng)數(shù)字系統(tǒng)可以在以下幾個層次上進行構建：可以在以下幾個層次上進行構建：1) 1) 選用選用通用集成電路通用集成電路芯片設計構建數(shù)字系統(tǒng)。芯片設計構建數(shù)字系統(tǒng)。2) 2) 采用采用專用集成電路專用集成電路全工藝定制數(shù)字系統(tǒng)全工藝定制數(shù)字系統(tǒng)( (ASIC)ASIC)。3)3) 應用應用可編程邏輯器件可編程邏輯器件實現(xiàn)單片數(shù)字系統(tǒng)實現(xiàn)單片數(shù)字系統(tǒng)( (SOC)SOC)。4)4) 選用選用微處理器芯片微處理器芯片構建數(shù)字系統(tǒng)。構建數(shù)字系統(tǒng)。5)5

10、) 采用采用大規(guī)模大規(guī)模CPLD/FPGACPLD/FPGA器件實現(xiàn)可編程片上系統(tǒng)器件實現(xiàn)可編程片上系統(tǒng)SOPCSOPC。 通用集成電路構成數(shù)字系統(tǒng)即采用通用集成電路構成數(shù)字系統(tǒng)即采用SSICSSIC、MSICMSIC等標準邏輯器件等標準邏輯器件，根據(jù)，根據(jù)系統(tǒng)的設計要求，構成所需數(shù)字系統(tǒng)。早期的數(shù)字系統(tǒng)的設計，都是在這系統(tǒng)的設計要求，構成所需數(shù)字系統(tǒng)。早期的數(shù)字系統(tǒng)的設計，都是在這個層次上進行的。這樣完成的系統(tǒng)設計，由于芯片之間的眾多連接，造成個層次上進行的。這樣完成的系統(tǒng)設計，由于芯片之間的眾多連接，造成系統(tǒng)系統(tǒng)可靠性不高可靠性不高，體積較大體積較大，集成度低集成度低。當數(shù)字系統(tǒng)大到一定規(guī)

11、?；蛳到y(tǒng)當數(shù)字系統(tǒng)大到一定規(guī)?；蛳到y(tǒng)復雜度進一步提高時，這種方式常常力不從心，搭建調(diào)試會變得非常困難復雜度進一步提高時，這種方式常常力不從心，搭建調(diào)試會變得非常困難甚至不可行。甚至不可行。 專用集成電路專用集成電路ASICASIC可以彌補一些不足可以彌補一些不足。ASICASIC是專為某一數(shù)字系統(tǒng)設計是專為某一數(shù)字系統(tǒng)設計制作的集成電路，是面向?qū)ｉT用途的芯片，一個復雜的數(shù)字系統(tǒng)可以用一制作的集成電路，是面向?qū)ｉT用途的芯片，一個復雜的數(shù)字系統(tǒng)可以用一個個ASICASIC來實現(xiàn)，因而來實現(xiàn)，因而體小量輕體小量輕，功耗小功耗小，集成度高集成度高，系統(tǒng)系統(tǒng)工作可靠工作可靠，是數(shù)，是數(shù)字系統(tǒng)設計的一個重

12、要手段。但有兩點字系統(tǒng)設計的一個重要手段。但有兩點局限局限了了ASICASIC的進一步發(fā)展空間：的進一步發(fā)展空間： 一是一是ASICASIC的掩膜制作工藝和全定制制作方式使得產(chǎn)品的設計、面市周的掩膜制作工藝和全定制制作方式使得產(chǎn)品的設計、面市周期拉長，開發(fā)成本增加，價格昂貴。期拉長，開發(fā)成本增加，價格昂貴。 二是二是ASICASIC功能單一，靈活性差?？茖W技術發(fā)展日新月異，電子系統(tǒng)功功能單一，靈活性差。科學技術發(fā)展日新月異，電子系統(tǒng)功能千差萬別，能千差萬別，ASICASIC難以滿足不斷更新的設計需求。難以滿足不斷更新的設計需求。 基于基于CPLD/FPGACPLD/FPGA的數(shù)字系統(tǒng)的數(shù)字系統(tǒng)

13、SOPCSOPC實現(xiàn)實現(xiàn) 高速發(fā)展的高速發(fā)展的可編程邏輯器件可編程邏輯器件為現(xiàn)代數(shù)字系統(tǒng)設計提供了一種新的實現(xiàn)手為現(xiàn)代數(shù)字系統(tǒng)設計提供了一種新的實現(xiàn)手段，代表著數(shù)字系統(tǒng)設計領域最新潮流與發(fā)展方向。這種設計方法以段，代表著數(shù)字系統(tǒng)設計領域最新潮流與發(fā)展方向。這種設計方法以EDAEDA設計設計軟件為工具，將傳統(tǒng)數(shù)字系統(tǒng)設計中的軟件為工具，將傳統(tǒng)數(shù)字系統(tǒng)設計中的畫圖、搭建與調(diào)試畫圖、搭建與調(diào)試用用設計輸入、邏輯設計輸入、邏輯綜合綜合與與時序仿真時序仿真取代，將整個系統(tǒng)下載在一個取代，將整個系統(tǒng)下載在一個PLDPLD芯片上，芯片上，實現(xiàn)實現(xiàn)SPOCSPOC設計設計。 設計描述設計描述1 1.3 .3

14、數(shù)字系統(tǒng)設計描述數(shù)字系統(tǒng)設計描述 傳統(tǒng)的數(shù)字系統(tǒng)傳統(tǒng)的數(shù)字系統(tǒng)設計描述設計描述方法有：文字敘述方法有：文字敘述, ,真值表列寫真值表列寫, ,邏輯邏輯方程式方程式, ,狀態(tài)轉(zhuǎn)換圖狀態(tài)轉(zhuǎn)換圖, ,時序波形圖時序波形圖, ,邏輯電路圖等邏輯電路圖等, ,中小規(guī)模數(shù)字系統(tǒng)中小規(guī)模數(shù)字系統(tǒng)設計中常應用門級結構描述方式。設計中常應用門級結構描述方式。 基于基于EDAEDA技術的數(shù)字系統(tǒng)設計描述是一種人機交互式輸入方式技術的數(shù)字系統(tǒng)設計描述是一種人機交互式輸入方式, ,除除了接受電路圖了接受電路圖/ /波形圖設計輸入外，最主要、也是最具波形圖設計輸入外，最主要、也是最具EDAEDA特色的設計特色的設計描述

15、是描述是硬件描述語言硬件描述語言HDL(Hardware Description Language),),它它用文本用文本形式來描述數(shù)字電路的信號連接與邏輯功能形式來描述數(shù)字電路的信號連接與邏輯功能, ,是一種是一種RTL/RTL/系統(tǒng)級的系統(tǒng)級的行為行為描述方式，描述方式，特別適合中大規(guī)模數(shù)字系統(tǒng)設計特別適合中大規(guī)模數(shù)字系統(tǒng)設計。 硬件描述語言發(fā)展至今已有硬件描述語言發(fā)展至今已有2020多年的歷史多年的歷史, ,它是它是EDAEDA技術的重要組成技術的重要組成部分部分, ,也是也是EDAEDA技術發(fā)展到高級階段的一個主要標志技術發(fā)展到高級階段的一個主要標志, ,已成功應用于數(shù)字已成功應用于數(shù)

16、字系統(tǒng)開發(fā)的各個階段：設計系統(tǒng)開發(fā)的各個階段：設計, ,綜合綜合, ,仿真和驗證等仿真和驗證等, ,使設計過程達到高度使設計過程達到高度自動化。自動化。常用的常用的HDLHDL有：有： ， VHDLVHDL和和VerilogVerilog已先后成為已先后成為IEEEIEEE標準語言標準語言，是最具代表性和使用最廣泛，是最具代表性和使用最廣泛的的HDLHDL語言，語言，兩者最大差別在于邏輯描述的層次不同兩者最大差別在于邏輯描述的層次不同。國內(nèi)教學大多采用。國內(nèi)教學大多采用編程風格規(guī)范嚴謹，且引入較早的編程風格規(guī)范嚴謹，且引入較早的VHDLVHDL。 硬件描述語言硬件描述語言VHDLVHDL VH

17、DLVHDL是美國國防部在是美國國防部在7070年代末和年代末和8080年代初提出的年代初提出的VHSICVHSIC計劃的產(chǎn)物。計劃的產(chǎn)物。 由美國國防部由美國國防部( (DOD)DOD)制定，作為各合同廠商之間提交復雜制定，作為各合同廠商之間提交復雜電路設計文檔的一種標準方案。電路設計文檔的一種標準方案。VHDL: VHDL: V VHSIC HSIC H Hardware ardware D Description escription L LanguageanguageVHSICVHSICV Very ery H High igh S Speed peed I Integrated nt

18、egrated C Circuitircuit（19821982年）年）VHDL VHDL 發(fā)展歷史發(fā)展歷史VHDLVHDL主要特點主要特點nVHDLVHDL是一門是一門標準化語言標準化語言, ,適用于各種適用于各種EDAEDA設計開發(fā)工具設計開發(fā)工具, ,具有很強的可移植性具有很強的可移植性。nVHDLVHDL是一門是一門設計輸入語言設計輸入語言, ,將系統(tǒng)的行為功能用文本代碼描述將系統(tǒng)的行為功能用文本代碼描述, ,充分體現(xiàn)了充分體現(xiàn)了硬件電路的軟件實現(xiàn)方式硬件電路的軟件實現(xiàn)方式。nVHDLVHDL是一門是一門網(wǎng)表語言網(wǎng)表語言, ,在基于計算機的設計環(huán)境中作為不同設計工具間在基于計算機的設計

19、環(huán)境中作為不同設計工具間相互相互通信通信的一種低級格式的一種低級格式, ,可替換可替換, ,可兼容。可兼容。nVHDLVHDL是一門是一門測試語言測試語言, ,可在設計描述的同時建立測試基準可在設計描述的同時建立測試基準(test-bench),(test-bench),對對設計進行設計進行功能模擬和行為仿真功能模擬和行為仿真。nVHDLVHDL是一門是一門可讀性語言可讀性語言, ,既為計算機接受也易被人們所理解；既可作為設計既為計算機接受也易被人們所理解；既可作為設計輸入輸入, ,又是一份又是一份技術文擋技術文擋。 此外，與其它硬件描述語言相比，此外，與其它硬件描述語言相比，VHDLVHDL

20、具有更強的系統(tǒng)級行為描述能力和具有更強的系統(tǒng)級行為描述能力和更長的生命周期，已成為數(shù)字系統(tǒng)設計領域最佳的硬件描述語言之一。更長的生命周期，已成為數(shù)字系統(tǒng)設計領域最佳的硬件描述語言之一。1 1.4 .4 基于基于EDAEDA技術的設計流程技術的設計流程 設計流程設計流程自頂向下的設計流程自頂向下的設計流程1設計說明書2建立VHDL行為模型3VHDL行為仿真4VHDL-RTL級建模5前端功能仿真6邏輯綜合7測試向量生成8功能仿真9結構綜合10門級時序仿真11硬件測試12設計完成設計準備設計準備 設計輸入設計輸入 仿真驗證仿真驗證 設計處理設計處理編譯編譯/ /檢查檢查建模建模/ /化簡化簡優(yōu)化優(yōu)化

21、/ /綜合綜合布局布局/ /適配適配網(wǎng)表提取網(wǎng)表提取下載測試下載測試 （1）原理圖輸入方式原理圖輸入方式：利用：利用EDAEDA工具提供的工具提供的圖形編輯器圖形編輯器以原理圖的方式進以原理圖的方式進行輸入。原理圖輸入方式比較容易掌握，直觀且方便，所畫的電路原理圖與行輸入。原理圖輸入方式比較容易掌握，直觀且方便，所畫的電路原理圖與傳統(tǒng)的器件連接方式完全一樣，很容易被人接受，而且編輯器中有許多現(xiàn)成傳統(tǒng)的器件連接方式完全一樣，很容易被人接受，而且編輯器中有許多現(xiàn)成的單元器件可以利用，自己也可以根據(jù)需要設計元件。然而原理圖輸入法的的單元器件可以利用，自己也可以根據(jù)需要設計元件。然而原理圖輸入法的優(yōu)點

22、同時也是它的優(yōu)點同時也是它的缺點缺點：隨著設計規(guī)模增大，對于圖中密密麻麻的電路連：隨著設計規(guī)模增大，對于圖中密密麻麻的電路連線，設計的易讀性迅速下降，尤其是當規(guī)模達到一定程度時這種輸入方式將線，設計的易讀性迅速下降，尤其是當規(guī)模達到一定程度時這種輸入方式將無法勝任；一旦輸入完成，電路結構幾乎無法改變：難以移植、難以存檔、無法勝任；一旦輸入完成，電路結構幾乎無法改變：難以移植、難以存檔、難以交流、難以交付，因為不可能存在一個標準化的原理圖編輯器。難以交流、難以交付，因為不可能存在一個標準化的原理圖編輯器。 對于目標器件為對于目標器件為FPGA/CPLDFPGA/CPLD的的EDAEDA設計基本流

23、程如下設計基本流程如下: :（2 2）狀態(tài)圖輸入方式）狀態(tài)圖輸入方式：以圖形的方式表示：以圖形的方式表示狀態(tài)機狀態(tài)機進行輸入。當填好時鐘信進行輸入。當填好時鐘信號名、狀態(tài)轉(zhuǎn)換條件、狀態(tài)機類型等要素后，就可以自動生成號名、狀態(tài)轉(zhuǎn)換條件、狀態(tài)機類型等要素后，就可以自動生成VHDLVHDL程序。程序。這種設計方式簡化了狀態(tài)機的描述，在這種設計方式簡化了狀態(tài)機的描述，在RTLRTL設計中有一定的應用。設計中有一定的應用。（3 3）文本輸入方式）文本輸入方式：利用利用EDAEDA工具提供的工具提供的文本編輯器文本編輯器以程序代碼的方式進行以程序代碼的方式進行輸入。是輸入。是最一般化、最具普遍性的輸入方法

24、，任何支持最一般化、最具普遍性的輸入方法，任何支持HDLHDL的的EDAEDA工具都支持工具都支持文本方式的編輯和編譯，文本方式的編輯和編譯，可以彌補原理圖輸入的不足可以彌補原理圖輸入的不足。1 1設計輸入設計輸入常用的設計輸入方式有三種：常用的設計輸入方式有三種： 欲把欲把HDLHDL的的軟件設計軟件設計與與硬件實現(xiàn)硬件實現(xiàn)掛鉤，掛鉤，則需要利用則需要利用EDAEDA開發(fā)工具的綜合器進行邏輯開發(fā)工具的綜合器進行邏輯綜合。綜合。 綜合器綜合器可把可把HDLHDL描述的功能轉(zhuǎn)化成具體描述的功能轉(zhuǎn)化成具體的硬件電路。針對設計要求及給定器件的的硬件電路。針對設計要求及給定器件的結構特性等結構特性等約

25、束條件約束條件，綜合器通過編譯、，綜合器通過編譯、建模、優(yōu)化、仿真等過程，可將某一特定建模、優(yōu)化、仿真等過程，可將某一特定項目的項目的HDLHDL描述描述轉(zhuǎn)化為門級電路的轉(zhuǎn)化為門級電路的結構描述結構描述是軟件描述與硬件實現(xiàn)的一座橋梁。是軟件描述與硬件實現(xiàn)的一座橋梁。 綜合過程可在三個層次上進行：綜合過程可在三個層次上進行：行為描述行為描述RTLRTL描述：稱作行為綜合；描述：稱作行為綜合；RTLRTL描述描述門級描述：稱作結構綜合；門級描述：稱作結構綜合；門級描述門級描述版圖描述：稱作版圖綜合版圖描述：稱作版圖綜合因此因此綜合器分綜合器分RTLRTL級級綜合與綜合與行為級行為級綜合兩種綜合兩種

26、如：如：Synplify就是就是典型的行為級綜合工具。典型的行為級綜合工具。 V H D L程 序 工 藝 庫 約 束 圖 表 V H D L 綜 合 器 2 2邏輯綜合和優(yōu)化邏輯綜合和優(yōu)化通常通常,VHDL,VHDL程序需要行為級綜合器程序需要行為級綜合器 （A）軟件語言設計目標流程（B）硬件語言設計目標流程C、ASM程序軟件程序編譯器COMPILERCPU指令/數(shù)據(jù)代碼：010010 100010 1100VHDL/VERILOG程序硬件描述語言綜合器COMPILER為ASIC設計提供的電路網(wǎng)表文件QDJQK （a） （b） SYNTHESIZER 硬件描述語言的綜合過程硬件描述語言的綜合

27、過程 邏輯綜合、功能仿真后才能進行邏輯綜合、功能仿真后才能進行目標適配目標適配（即結構綜合）。（即結構綜合）。利用適配器將邏輯綜合后的網(wǎng)表文件針對某一具體的目標器件進行利用適配器將邏輯綜合后的網(wǎng)表文件針對某一具體的目標器件進行邏輯映射操作邏輯映射操作( (其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局與布線等與布線等) )。 適配器適配器又稱為布局布線器，其功能是將由綜合器產(chǎn)生的網(wǎng)表又稱為布局布線器，其功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標器件中，產(chǎn)生最終的下載文件，如文件配置于指定的目標器件中，產(chǎn)生最終的下載文件，如JEDEGJEDEG格

28、式格式的文件。的文件。適配所選定的目標器件適配所選定的目標器件( (FPGA/CPLDFPGA/CPLD芯片芯片) )必須屬于綜合器必須屬于綜合器所所指定的目標指定的目標芯片芯片。 通常通常EDAEDA開發(fā)工具中的開發(fā)工具中的綜合器綜合器可由芯片生產(chǎn)廠家或?qū)I(yè)的第三可由芯片生產(chǎn)廠家或?qū)I(yè)的第三方方EDAEDA公司提供公司提供( (如如 SynplicitySynplicity公司的公司的SynplifySynplify綜合器綜合器) )，而而適配器適配器則需則需由由FPGAFPGACPLDCPLD供應商自己提供，因為適配器的適配對象直接與器件供應商自己提供，因為適配器的適配對象直接與器件結構相

29、對應。結構相對應。 3 3目標器件布局與適配目標器件布局與適配 目標適配和結構綜合前需進行目標適配和結構綜合前需進行VHDLVHDL行為功能仿真行為功能仿真。即對。即對VHDLVHDL所描述所描述的內(nèi)容進行模型功能仿真，由于的內(nèi)容進行模型功能仿真，由于VHDLVHDL的行為仿真是面向高層次的系統(tǒng)級的行為仿真是面向高層次的系統(tǒng)級仿真，是根據(jù)仿真，是根據(jù)VHDLVHDL的語義進行的，只對的語義進行的，只對VHDLVHDL的系統(tǒng)描述作可行性評估測的系統(tǒng)描述作可行性評估測試，試，此時的仿真不針對任何硬件系統(tǒng)，只限于功能驗證此時的仿真不針對任何硬件系統(tǒng)，只限于功能驗證，與具體電路沒有，與具體電路沒有關系

30、，也不考慮硬件延遲。關系，也不考慮硬件延遲。 結構綜合后，結構綜合后，VHDLVHDL綜合器將生成一個綜合器將生成一個VHDLVHDL網(wǎng)表文件。該網(wǎng)表文件采網(wǎng)表文件。該網(wǎng)表文件采用用VHDLVHDL結構描述方法，可在結構描述方法，可在VHDLVHDL仿真器中進行所謂的仿真器中進行所謂的時序仿真時序仿真，此時的，此時的仿真充分考慮了電路的硬件特征仿真充分考慮了電路的硬件特征，仿真結果與門級仿真基本一致。，仿真結果與門級仿真基本一致。 4 4目標器件的編程目標器件的編程/ /下載下載 如果編譯、綜合、布線如果編譯、綜合、布線/ /適配和行為仿真、功能仿真、時序仿真等適配和行為仿真、功能仿真、時序仿

31、真等過程都沒有發(fā)現(xiàn)問題，即滿足原定設計的要求，則可以將由過程都沒有發(fā)現(xiàn)問題，即滿足原定設計的要求，則可以將由FPGA/CPLDFPGA/CPLD布線布線/ /適配器產(chǎn)生的配置適配器產(chǎn)生的配置/ /下載文件下載文件( (熔絲圖熔絲圖JEDJED文件文件) )通過編程器和下載通過編程器和下載電纜載入目標芯片電纜載入目標芯片F(xiàn)PGAFPGA或或CPLDCPLD中。中。5 5設計過程中的有關仿真設計過程中的有關仿真設計準備設計準備 設計輸入設計輸入 仿真驗證仿真驗證 設計處理設計處理編譯編譯/ /檢查檢查建模建模/ /化簡化簡優(yōu)化優(yōu)化/ /綜合綜合布局布局/ /適配適配網(wǎng)表提取網(wǎng)表提取下載測試下載測試

32、 設計輸入編輯器設計輸入編輯器 檢查檢查/ /分析器分析器 布局布局/ /布線適配器布線適配器 編程下載器編程下載器 功能功能/ /時序仿真器時序仿真器EDAEDA設計流程設計流程EDAEDA開發(fā)工具開發(fā)工具 優(yōu)化優(yōu)化/ /綜合器綜合器 EDAEDA集成開發(fā)集成開發(fā)工具工具1 1.5 EDA.5 EDA技術設計開發(fā)工具技術設計開發(fā)工具 設計工具設計工具Altera集成開發(fā)工具集成開發(fā)工具- QuartusII 隨著隨著EDAEDA技術的發(fā)展與計算機應用水平的提高，各大技術的發(fā)展與計算機應用水平的提高，各大PLDPLD生產(chǎn)廠家及生產(chǎn)廠家及EDAEDA軟件開發(fā)商軟件開發(fā)商相繼推出界面友好、使用方便

33、、功能強大的集成開發(fā)相繼推出界面友好、使用方便、功能強大的集成開發(fā)工具工具。如。如: :Altera公司公司的的Maxplus/Quartus，Xilinx公司的公司的Foundation，Lattice公司的公司的ispEXPERT Synplicity公司的公司的Synplify綜合器，綜合器，ModelTechnology公司的公司的ModelSim仿真器等。仿真器等。 HDLHDLShematicShematic混合輸入混合輸入邏輯函數(shù)級仿真邏輯函數(shù)級仿真器件適配、布局、布線器件適配、布局、布線時序仿真時序仿真下載編程下載編程 設計輸入設計輸入 邏輯綜合邏輯綜合 布線前仿真布線前仿真 目標適配目標適配 布線后仿真布線后仿真 下載測試下載測試基于基于EDAEDA工具的開發(fā)過程工具的開發(fā)過程總結總結EDAEDA技術研究的主要內(nèi)容技術研究的主要內(nèi)容EDAEDA技術涉及面廣，內(nèi)容豐富，從教學和實用的角度看，主要應技術涉及面廣，內(nèi)容豐富，從教學和實用的角度看，主要應掌握