FPGA絕對(duì)式編碼器智能接口設(shè)計(jì)方案

1、封面作者：PanHongliang僅供個(gè)人學(xué)習(xí)基于 FPGA 的絕對(duì)式編碼器智能接口設(shè)計(jì)于泳，楊明，貴獻(xiàn)國(guó)，徐殿國(guó)（ 哈爾濱工業(yè)大學(xué)，黑龍江哈爾濱 150001）摘要：實(shí)現(xiàn)了一種基于 FPGA 的絕對(duì)式碼盤智能接口，用以進(jìn)行絕對(duì)式編碼器和伺服驅(qū)動(dòng)器的DsP 處理器之間的通訊。該接口完全可以替代價(jià)格昂貴的專用接口芯片，降低產(chǎn)品成本。關(guān)鍵詞：絕對(duì)式編碼器；接口； FPGA中圖分類號(hào)： TM383 4 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 10047018(2008)01 000402O 引言碼盤是一種基本的位置、速度反饋單元，廣泛應(yīng)用于變頻器、直流伺服、交流伺服等系統(tǒng)的閉環(huán)控制 中，碼盤主要分為增量式和絕

2、對(duì)式兩種。增量式編碼器轉(zhuǎn)動(dòng)時(shí)輸出脈沖，通過(guò)計(jì)數(shù)設(shè)備來(lái)知道其位置，當(dāng) 編碼器不動(dòng)或停電時(shí)，依靠計(jì)數(shù)設(shè)備的內(nèi)部記憶來(lái)記住位置。停電后，編碼器不能有任何的移動(dòng)，當(dāng)來(lái)電 工作時(shí)，編碼器輸出脈沖過(guò)程中，也不能有干擾 而丟失脈沖。不然，控制器認(rèn) 定的位置與實(shí)際位置有較大的偏差。增量式碼盤通常設(shè)有 A、B、Z、u、V、W 六路信號(hào)，以差動(dòng)或者集電極開路的形式輸出，其中A、B、Z 信號(hào)用于位置的檢測(cè)；也可用來(lái)作速度檢測(cè)；u、V、W 信號(hào)一般為永磁電機(jī)起動(dòng)提供參考信號(hào)，其接口較為簡(jiǎn)單，且多數(shù)用于電機(jī)控制的 微處理器均具有增量式碼盤的接口，使增量式碼盤的應(yīng)用非常簡(jiǎn)單：絕對(duì)式編碼器旋轉(zhuǎn)一周過(guò)程中，每個(gè) 機(jī)械位置對(duì)應(yīng)

3、于一個(gè)唯一絕對(duì)編碼，所以它無(wú)需記憶，無(wú)需找參考點(diǎn)，而且無(wú)需一直計(jì)數(shù)，控制器什么時(shí) 候需要知道位置，什么時(shí)候就去讀取它的位置。失電后無(wú)需控制器記憶當(dāng)前位置，待下次上電時(shí)直接讀取 位置即可。這樣，絕對(duì)式編碼器的抗干擾特性、數(shù)據(jù)的可靠性大大高于增量式編碼器。 但是絕對(duì)式編 碼器信號(hào)的接收較增量式編碼器困難得多， 一般絕對(duì)式編碼器為 8位到 17 位之間，為了減小體積，一般 采用串行方式輸出絕對(duì)編碼，對(duì)于伺服電機(jī)控制等高端場(chǎng)合，為了適應(yīng)快速的電流環(huán)、速度環(huán)、位置環(huán)的 需要，編碼輸出的速度又應(yīng)該非?？?，這些都對(duì)絕對(duì)式編碼的接收增加了難度：絕對(duì)式編碼器廠家大多為其編碼器配套了接收芯片，實(shí)現(xiàn)串行編碼到并行編

4、碼的轉(zhuǎn)換，方便控制器的讀 取。但是該芯片通常價(jià)格昂貴，約占絕對(duì)式編碼器價(jià)格的四分之一。目前國(guó)內(nèi)外高端交流伺服系統(tǒng)中普遍 采用 FPGA+DsP 結(jié)構(gòu)，DsP 用來(lái)實(shí)現(xiàn)矢量變換和其它算法流程；FPGA 用以實(shí)現(xiàn)譯碼、A、B、z 信號(hào)輸出、L/O 擴(kuò)展等功能，F(xiàn)PGA 中尚有很多資源沒(méi)有得到充分利用：本文研制了一種用于交流伺服系統(tǒng)中的基于 FPGA 的絕對(duì)式編碼器智能接口，實(shí)現(xiàn)與 絕對(duì)式編碼器的雙工通訊，接收高速數(shù)據(jù)流，同時(shí)在 FPGA 內(nèi)部開辟 RAM 空間，將收到的編碼器數(shù)據(jù)存 人 RAM 中， DSP 可以以訪問(wèn)內(nèi)存的方式湊取數(shù)據(jù)，提高了工作速度。同時(shí)，該接口還具有奇偶校驗(yàn)等糾 錯(cuò)功能，完全

5、可以替代廠家提供的接收芯片，大 幅度降低了產(chǎn)品成本。1 TS5669N120 型絕對(duì)式編碼器 國(guó)內(nèi)外絕對(duì)式編碼器產(chǎn)品很多，如日本的多摩川精機(jī)、德國(guó)的海德漢、國(guó)產(chǎn)的長(zhǎng)春三峰等，綜合價(jià)格和 產(chǎn)品質(zhì)量因素，我們選用了多摩川的 TS5669N120 型絕對(duì)式編碼器。主要技術(shù)指標(biāo)如表 1 所示。每次通訊時(shí)，由處理器先向編碼器發(fā)送cF 控制字，控制字中的 CCo 至 CC3 四位數(shù)據(jù)為指令碼，指令碼包括 要碼盤數(shù)據(jù)”、寫 EEROM、讀 EE-ROM 和 復(fù)位”四種。當(dāng)碼盤接收到 cF 數(shù)據(jù)串之后，延時(shí) 3gs 后 向控制器發(fā)送 cF 控制字、sF 狀態(tài)字、DF 數(shù)據(jù)字和奇偶校驗(yàn)位，從而完成一次通訊。通訊

6、速率為2. 5 Mb/s，每一個(gè)位(bit)的傳輸時(shí)間為O. 4gs所以，完成一次通訊的時(shí)間為51gs2 絕對(duì)式編碼器接口的實(shí)現(xiàn) 為了清晰該接口在整個(gè)交流伺服系統(tǒng)中的作用，先對(duì)整個(gè)伺服控制單元作一下介紹：本全數(shù)字化交流伺 服系統(tǒng)中采用 TMS320LF2407A 作為控制器，用以實(shí)現(xiàn)位置環(huán)、速度環(huán)和電流環(huán)以及 sVPwM 、電流采樣 等功能。此外，采用 Xinlinx 公司的型號(hào)為 xc2sloo 的 SPATAN 2 系列 FPGA 用以實(shí)現(xiàn)與絕對(duì)式碼盤接 口、正交編碼輸出、按鍵/顯示接口以及譯碼邏輯等功能。同時(shí)，在FPCA 內(nèi)部實(shí)現(xiàn)了 512 字節(jié)的雙口RAM，用來(lái)與 DsP 之間通過(guò)總線

7、實(shí)現(xiàn)數(shù)據(jù)傳輸。pPGA 部分的功能框圖如圖 l 所示。碼盤接口部分分為發(fā)送模塊、接收模塊、雙口 RAM 模塊、主程序模塊四個(gè)部分。因?yàn)槊看瓮ㄓ崟r(shí)問(wèn)嚴(yán)格固定，F(xiàn)PGA 為主叫，向編碼器發(fā)送 要數(shù)據(jù)”控制字共 10 位，需時(shí) 4gs,編碼器向 FPGA 共發(fā)送 11 個(gè)控制字的數(shù)據(jù)共需時(shí) 44gs,發(fā)送和接收之間有 3AS的延時(shí)，所以每次通訊需要51gs的時(shí)間，而且每個(gè)時(shí)刻具體傳遞哪一位數(shù)據(jù)也嚴(yán)格確定。所以采用基于時(shí)基的設(shè)計(jì)方法。FPGA 內(nèi)部設(shè)計(jì)了一個(gè)時(shí)基為 50 ns 的計(jì)數(shù)器，每 50 ns 加 1,作為整個(gè)電路的時(shí)基，根據(jù)時(shí)基來(lái)確定每一時(shí)刻收到的數(shù)據(jù)具體屬于哪個(gè)位。在 FPGA 內(nèi)部實(shí)現(xiàn)了

8、 512 bytes 的雙口 RAM 空間，A 口具有 8 位數(shù)據(jù)線，9 位地址線，用于與編碼器通訊，B 口具有 16 位數(shù)據(jù)線，8 位地址線，用于與 DSP 通訊，因?yàn)?TMS20LF2407A 為 16 位 DSP，所以與FPGA 中 RAM 的數(shù)據(jù)傳遞極為方便。DSP 在每個(gè)電流環(huán)周期發(fā)送一個(gè)有效的 “ uan begin 信號(hào)，51g之 后，碼盤信號(hào)接收模塊將接收到的 11 字節(jié)數(shù)據(jù)存人 FPGA 內(nèi)部雙口 RAM 的 A 口中，并按順序排列成 16 位數(shù)據(jù)的形式，然后向 DSP 發(fā)送 comm end 信號(hào)，表示一次通訊結(jié)束， DSP 接收到中斷之后從 FPGA 的 雙口 RAM 的

9、 B 口中讀取數(shù)據(jù)，完成一次通訊，與 DSP 的連接如圖 2 所示。在該接口的研發(fā)過(guò)程中，對(duì) FPGA 的開發(fā)采用 xllinx 公司的 IsE 集成環(huán)境，硬件描述語(yǔ)言為Veril 0g 語(yǔ)言，利用 MOdelsim XE 5 . 7g 進(jìn)行仿真，綜合工具使用symplify7 . 3. 3;利用 IsE 提供的 chipscopelP 核可以方便地進(jìn)行在線硬件仿真，加速開發(fā)進(jìn)程。圖3 為主程序流程，圖 4 為碼盤與 FPGA 之間的通訊波形，圖 5 為 DsP 收到的碼盤位置信號(hào)，從位置信號(hào)可以看岀該接口工作正常。3 結(jié)語(yǔ)本文實(shí)現(xiàn)了一種基于 FPGA 的絕對(duì)式碼盤智能接口，用以進(jìn)行絕對(duì)式編碼

10、器和伺服驅(qū)動(dòng)器的DsP 處理器之間的通訊。并且具有奇偶校驗(yàn)等糾錯(cuò)功能。該接口完全可以替代價(jià)格昂貴的專用接口芯片，降低產(chǎn)品成 本，促進(jìn)伺服電機(jī)驅(qū)動(dòng)器的國(guó)產(chǎn)化進(jìn)程。版權(quán)申明本文部分內(nèi)容，包括文字、圖片、以及設(shè)計(jì)等在網(wǎng)上搜集整理。版權(quán)為潘宏亮個(gè)人所有This article in eludes some parts, in cludi ng text, pictures, and design. Copyright is Pan Hon glia ngs pers onal own ership.用戶可將本文的內(nèi)容或服務(wù)用于個(gè)人學(xué)習(xí)、研究或欣賞，以及 其他非商業(yè)性或非盈利性用途，但同時(shí)應(yīng)遵守著作權(quán)法

11、及其他相關(guān) 法律的規(guī)定，不得侵犯本網(wǎng)站及相關(guān)權(quán)利人的合法權(quán)利。除此以 外，將本文任何內(nèi)容或服務(wù)用于其他用途時(shí)，須征得本人及相關(guān)權(quán) 利人的書面許可，并支付報(bào)酬。Users may use the contents or services of this article for pers onalstudy, research or appreciati on, and other non-commercial or non-profitpurposes, but at the same time, they shall abide by the provisions ofcopyright la

12、w and other releva nt laws, and shall not infringe upon thelegitimate rights of this website and its releva nt obligees. In addition,when any content or service of this article is used for other purposes,written permission and remun erati on shall be obta ined from the pers onconcerned and the releva nt obligee.轉(zhuǎn)載或引用本文內(nèi)容必須是以新聞性或資料性公共免費(fèi)信息為 使用目的的合理、善意引用，不得對(duì)本文內(nèi)容原意進(jìn)行曲解、修 改，并自負(fù)版權(quán)等法律責(zé)任。Reproducti on or quotatio n of the content of this article must be reason able and good-faith citati on for th