chapter9CMOS邏輯電路的高級(jí)技術(shù)ppt課件

1、第9章 COMS邏輯電路 的高級(jí)技術(shù) 本章概要n 鏡像電路n C2MOSn 準(zhǔn)nMOS電路n 動(dòng)態(tài)CMOS電路n 多米諾邏輯n 雙軌邏輯電路n CMOS邏輯電路的比較9.1 概述 靜態(tài)CMOS與動(dòng)態(tài)CMOSn靜態(tài)CMOS邏輯電路n 輸出-輸入邏輯關(guān)系與時(shí)間無(wú)關(guān)(開(kāi)關(guān)過(guò)渡期除外）n 利用晶體管的串-并聯(lián)組合實(shí)現(xiàn)邏輯n 晶體管數(shù)多n個(gè)扇入需要2n個(gè)管子，n個(gè)NMOS，n個(gè)n PMOS），占用面積大n 速度較慢n 功耗較小n 動(dòng)態(tài)CMOS邏輯電路n 輸出-輸入邏輯關(guān)系與時(shí)間有關(guān)n 利用時(shí)鐘和MOSFET的電荷存儲(chǔ)特性實(shí)現(xiàn)邏輯n 晶體管數(shù)少n個(gè)扇入需要n+2個(gè)管子，n+1個(gè)NMOS，1個(gè)n PMOS）

2、，占用面積小n 速度較快(通過(guò)預(yù)充電，只有從輸入1到0有延遲時(shí)間）n 功耗較大9.3 鏡像電路 定義n什么是鏡像電路？n 電路的nFET和pFET部分具有相同的拓?fù)浣Y(jié)構(gòu)n nFET和pFET部分的晶體管尺寸可以有不同，n 以便使電特性對(duì)稱9.3 鏡像電路 實(shí)現(xiàn)XOR的鏡像電路(1)電路對(duì)稱版圖結(jié)構(gòu)對(duì)稱9.3 鏡像電路 實(shí)現(xiàn)XOR的鏡像電路(2)開(kāi)關(guān)模型2.2rpt2poutpppCRC R2.2fnt2noutnnnCRC R9.3 鏡像電路 實(shí)現(xiàn)XOR的鏡像電路(3)鏡像電路：2個(gè)pFET對(duì)Cp有貢獻(xiàn)，tr較小AOI電路：4個(gè)pFET對(duì)Cp有貢獻(xiàn)，tr較大9.3 鏡像電路 實(shí)現(xiàn)XNOR的鏡像

3、電路鏡像電路實(shí)現(xiàn)AOI電路實(shí)現(xiàn)9.4 準(zhǔn)nMOS電路 有比邏輯有源負(fù)載電阻負(fù)載如何減少靜態(tài)CMOS中的晶體管數(shù)？9.4 準(zhǔn)nMOS電路 準(zhǔn)nMOS結(jié)構(gòu)0pFETnFETpFETSGpDDVV永遠(yuǎn)導(dǎo)通陣列截止開(kāi)關(guān)開(kāi)路將輸出電平上拉到nMOS 邏輯電路用1個(gè)pFET為負(fù)載OLnFETnFETpFETOLVV陣列導(dǎo)通開(kāi)關(guān)短路將輸出電平下拉到低電平但因?qū)?，較大9.4 準(zhǔn)nMOS電路 準(zhǔn)nMOS反相器:輸出低電平9.4 準(zhǔn)nMOS電路 準(zhǔn)nMOS反相器:實(shí)例9.4 準(zhǔn)nMOS電路 準(zhǔn)nMOS反相器:VTC曲線9.4 準(zhǔn)nMOS電路 準(zhǔn)nMOS NAND2/NOR2準(zhǔn)準(zhǔn)nMOS: 邏輯設(shè)計(jì)優(yōu)先采用邏輯設(shè)

4、計(jì)優(yōu)先采用NOR門門, 以相對(duì)減少低電平以相對(duì)減少低電平靜態(tài)靜態(tài)CMOS: 邏輯設(shè)計(jì)優(yōu)先采用邏輯設(shè)計(jì)優(yōu)先采用NAND門門, 以相對(duì)提高電路速度以相對(duì)提高電路速度9.4 準(zhǔn)nMOS電路 準(zhǔn)nMOS AOI9.5 C2MOS電路 時(shí)鐘信號(hào)9.5 C2MOS電路 三態(tài)反相器0M1M21M1M2DataCOMSnDDnEfVGNDEf 、均截止與、均斷開(kāi)，輸出為高阻態(tài)、均導(dǎo)通成為以為輸入端、 為輸出端的反相器 ZHi低電平0三態(tài)電路 高電平1， 常用于將電路與公共總線隔開(kāi)高阻 （Z）9.5 C2MOS電路 C2MOS門:構(gòu)造C2MOS: 時(shí)鐘控制CMOS電路1M1M20M1M2HiZ時(shí)，、導(dǎo)通，輸出靜

5、態(tài)邏輯運(yùn)算的結(jié)果，與輸入有關(guān)時(shí)，、截止，輸出高阻態(tài) ，與輸入無(wú)關(guān)nFET靜態(tài)邏輯電路靜態(tài)邏輯電路pFET靜態(tài)邏輯電路靜態(tài)邏輯電路三三態(tài)態(tài)輸輸出出控控制制9.5 C2MOS電路 C2MOS門:電路使tr使tf9.5 C2MOS電路 C2MOS門:幅員9.6 動(dòng)態(tài)CMOS電路 基本結(jié)構(gòu)pnp0MMMDDoutoutDDVCVV 預(yù)充電：導(dǎo)通，截止，輸出與輸入無(wú)關(guān)，通過(guò)對(duì)充電， 使pnn1MMnFET MVoutDDDDVVV 求值：截止，導(dǎo)通，輸入經(jīng)邏輯陣列運(yùn)算得到輸出若運(yùn)算結(jié)果為邏輯1，則輸出為高阻態(tài)，保持；若運(yùn)算結(jié)果為邏輯0，則輸出通過(guò)邏輯陣列和放電，使0預(yù)充電管:提供輸出高電平時(shí)鐘信號(hào)：控制

6、電路的工作并實(shí)現(xiàn)同步求值控制管:保證預(yù)充電期間無(wú)靜態(tài)功耗實(shí)現(xiàn)邏輯操作輸出電容：包括結(jié)電容、扇出門輸入電容和布線電容，保持預(yù)充電電平9.6 動(dòng)態(tài)CMOS電路 基本類型上拉n網(wǎng)絡(luò)下拉n網(wǎng)絡(luò)9.6 動(dòng)態(tài)CMOS 電路實(shí)例:AOI門9.6 動(dòng)態(tài)CMOS電路 與靜態(tài)CMOS的比較n與靜態(tài)與靜態(tài)CMOSCMOS相同之處相同之處n 全邏輯擺幅，無(wú)比邏輯全邏輯擺幅，無(wú)比邏輯n 下拉網(wǎng)絡(luò)由下拉網(wǎng)絡(luò)由nMOSnMOS邏輯鏈構(gòu)成，構(gòu)成方式與靜態(tài)邏輯鏈構(gòu)成，構(gòu)成方式與靜態(tài)CMOSCMOS相同相同n 無(wú)靜態(tài)功耗無(wú)靜態(tài)功耗n與靜態(tài)與靜態(tài)CMOSCMOS不同之處不同之處n 晶體管數(shù)少：只需晶體管數(shù)少：只需N N2 2個(gè)個(gè)F

7、ETFET，而靜態(tài)，而靜態(tài)CMOSCMOS需需2N2N個(gè)個(gè)FETFETn 開(kāi)關(guān)速度快：晶體管數(shù)少，無(wú)低至高延遲時(shí)間，負(fù)載電容小，開(kāi)關(guān)速度快：晶體管數(shù)少，無(wú)低至高延遲時(shí)間，負(fù)載電容小，無(wú)短路電流無(wú)短路電流n 噪聲容限?。涸肼暼菹扌。篤MVM、VIHVIH、VILVIL均近似等于均近似等于VTnVTn，而靜態(tài)，而靜態(tài)CMOSCMOS近似等近似等于于VDD/2VDD/2n 動(dòng)態(tài)功耗較大：時(shí)鐘電路消耗功率較大負(fù)載電容大，翻轉(zhuǎn)頻動(dòng)態(tài)功耗較大：時(shí)鐘電路消耗功率較大負(fù)載電容大，翻轉(zhuǎn)頻度高），預(yù)度高），預(yù)n 充電過(guò)程需消耗電流充電過(guò)程需消耗電流n 需要時(shí)鐘控制信號(hào)需要時(shí)鐘控制信號(hào)n 需要保持輸出高電平：電荷泄

8、漏、電荷分享、背柵耦合、時(shí)鐘需要保持輸出高電平：電荷泄漏、電荷分享、背柵耦合、時(shí)鐘反饋等問(wèn)題反饋等問(wèn)題n 使輸出高電平保持時(shí)間有限使輸出高電平保持時(shí)間有限9.6 動(dòng)態(tài)CMOS電路 幅員:NAND39.6 動(dòng)態(tài)CMOS電路 幅員:NAND49.6 動(dòng)態(tài)CMOS電路 信號(hào)完整性問(wèn)題n 電荷泄漏n 電荷分享n 電容耦合n 互連串?dāng)_n 少子電荷注入n 電源噪聲9.6 動(dòng)態(tài)CMOS電路 電荷泄漏:問(wèn)題min101/outDDoutouthhCLKAVVVVtTftf且 時(shí)，輸出處于高阻態(tài)，應(yīng)保持不變。但因存在漏電流隨時(shí)間逐漸衰減保持高電平的時(shí)間應(yīng)大于時(shí)鐘周期（） 時(shí)鐘頻率1poutoutoutMVVMV

9、的漏電流最終穩(wěn)定在一個(gè)中間電壓上的漏電流9.6 動(dòng)態(tài)CMOS電路 電荷泄漏:實(shí)例動(dòng)態(tài)CMOS反相器9.6 動(dòng)態(tài)CMOS電路 電荷泄漏:對(duì)策常通上拉器件，為負(fù)載電容補(bǔ)充電荷，尺寸較小以削弱因此而產(chǎn)生的有比問(wèn)題及靜態(tài)功耗上拉器件僅在輸出為高電平時(shí)接通，為負(fù)載電容補(bǔ)充電荷，無(wú)靜態(tài)功耗9.6 動(dòng)態(tài)CMOS電路 電荷分享:概念 時(shí)鐘上升沿前：Ma、Mb均截止，CL上電荷充滿，以保持其高電平 時(shí)鐘上升沿后： Ma導(dǎo)通，Mb截止，CL上的電荷在CL和CA間重新分配，使Vout有所下降 電荷分享 （Charge sharing） FET之間的寄生電容與負(fù)載電容分享放電電荷和充電電荷，導(dǎo)致輸出電壓衰減9.6 動(dòng)

10、態(tài)CMOS電路 電荷分享:NAND2分析(1)9.6 動(dòng)態(tài)CMOS電路 電荷分享:NAND2分析(2)9.6 動(dòng)態(tài)CMOS電路 電荷分享:NAND2分析(3)9.6 動(dòng)態(tài)CMOS電路 電荷分享:NAND3分析9.6 動(dòng)態(tài)CMOS電路 電荷分享:對(duì)策為內(nèi)部寄生電容預(yù)充電，但會(huì)增加面積和電容9.6 動(dòng)態(tài)CMOS電路 電容耦合:背柵耦合9.6 動(dòng)態(tài)CMOS電路 電容耦合:時(shí)鐘饋通(1)9.6 動(dòng)態(tài)CMOS電路 電容耦合:時(shí)鐘饋通(2)時(shí)鐘的上升沿和下降沿均會(huì)引發(fā)時(shí)鐘饋通效應(yīng)9.7 多米諾邏輯 動(dòng)態(tài)CMOS的串級(jí)問(wèn)題012101 M221M2 22DDDDTnTnCLKoutVoutVoutoutVo

11、utoutVoutoutV預(yù)充電：，求值：在 之前的延時(shí)期內(nèi)，導(dǎo)通；直至截止停止 ，但此時(shí)已損失了且無(wú)法恢復(fù)動(dòng)態(tài)CMOS門的輸入若出現(xiàn)10的翻轉(zhuǎn)，就會(huì)導(dǎo)致預(yù)充電電荷的損失要避免這種損失，應(yīng)使動(dòng)態(tài)CMOS門在求值時(shí)只出現(xiàn)01的翻轉(zhuǎn)，方法是在預(yù)充電期間置所有的輸入為0在動(dòng)態(tài)CMOS單元之間加1個(gè)反相器多米諾單元）9.7 多米諾邏輯 多米諾邏輯單元構(gòu)成基本動(dòng)態(tài)邏輯靜態(tài)反相器9.7 多米諾邏輯 多米諾邏輯的級(jí)聯(lián)9.7 多米諾邏輯 特點(diǎn)n優(yōu)點(diǎn)優(yōu)點(diǎn)n無(wú)預(yù)充電荷損失：預(yù)充電之后所有單元的輸入都無(wú)預(yù)充電荷損失：預(yù)充電之后所有單元的輸入都被置為被置為0，故只能有，故只能有 01翻轉(zhuǎn)翻轉(zhuǎn)n抗噪聲能力強(qiáng)：輸出反相器

12、可根據(jù)扇出來(lái)優(yōu)化抗噪聲能力強(qiáng)：輸出反相器可根據(jù)扇出來(lái)優(yōu)化n開(kāi)關(guān)速度非?？欤褐挥休敵錾仙氐难訒r(shí)開(kāi)關(guān)速度非常快：只有輸出上升沿的延時(shí)tpHL=0），預(yù)充電、求值時(shí)的負(fù)載電容均為內(nèi)），預(yù)充電、求值時(shí)的負(fù)載電容均為內(nèi)部電容部電容n抵抗電荷泄漏能力強(qiáng)：反相器加抵抗電荷泄漏能力強(qiáng)：反相器加1個(gè)個(gè)pMOS管即可管即可構(gòu)成電平恢復(fù)器構(gòu)成電平恢復(fù)器n缺陷缺陷n非反相門，難以實(shí)現(xiàn)諸如非反相門，難以實(shí)現(xiàn)諸如XOR、XNOR這樣需要這樣需要NOT運(yùn)算的邏輯必須有時(shí)鐘運(yùn)算的邏輯必須有時(shí)鐘n輸出有電荷泄漏及電荷分享等寄生效應(yīng)輸出有電荷泄漏及電荷分享等寄生效應(yīng)9.7多米諾邏輯 基本邏輯門多米諾邏輯門實(shí)例9.7 多米諾邏輯

13、 邏輯鏈構(gòu)成1231230CCCffff 預(yù)充電：、同時(shí)進(jìn)行，使所有的 置01求值： 、 、 依次進(jìn)行，有如“多米諾骨牌”9.7 多米諾邏輯 名稱由來(lái)只有當(dāng)所有前級(jí)的電平轉(zhuǎn)換已完成，本級(jí)才會(huì)有動(dòng)作。預(yù)充電求值9.7多米諾邏輯 取消求值管:益處在預(yù)充電期間，多米諾門的輸入恒為0，故可取消求值管，可以減少時(shí)鐘負(fù)載為原來(lái)的1/2），并提高下拉的驅(qū)動(dòng)能力減少1個(gè)串聯(lián)FET）9.8 多米諾邏輯 取消求值管:害處 延長(zhǎng)預(yù)充電周期：預(yù)充電需通過(guò)邏輯鏈傳播，僅當(dāng)out1預(yù)充電完畢并使In2轉(zhuǎn)為0時(shí)，out2才能開(kāi)始預(yù)充電，依此類推存在額外功耗：上拉器件和下拉器件有可能存在額外功耗：上拉器件和下拉器件有可能同時(shí)

14、導(dǎo)通同時(shí)導(dǎo)通9.8 多米諾邏輯 電荷保持電路10 xVGMKC始終導(dǎo)通提供一個(gè)電流來(lái)補(bǔ)充上的電荷xWMKLC很小弱導(dǎo)通不至于過(guò)多影響上電荷的釋放9.8 多米諾邏輯 電荷保持電路2xxxxCVMKCVMK充電時(shí)，較大導(dǎo)通提供附加充電電流加速充電放電時(shí)，較小不導(dǎo)通不提供附加電流不影響放電反饋控制的保持電路9.8 多米諾邏輯 實(shí)現(xiàn)反相邏輯:重構(gòu)邏輯9.9 雙軌邏輯電路 特點(diǎn)n優(yōu)點(diǎn)n 速度快；大約是單軌電路的2倍n 同時(shí)實(shí)現(xiàn)非反相邏輯和反相邏輯n缺陷n 輸入、輸出數(shù)加倍n 電路復(fù)雜，布線開(kāi)銷大，設(shè)計(jì)難度高9.9 雙軌邏輯電路 DCVSL:構(gòu)造使輸出結(jié)果保持到輸入發(fā)生變化時(shí)為止Sw1和Sw2互補(bǔ)，一個(gè)斷

15、開(kāi)，另一個(gè)必閉合9.9 雙軌邏輯電路 DCVSL:實(shí)例9.9 雙軌邏輯電路 DCVSL:結(jié)構(gòu)化設(shè)計(jì)簡(jiǎn)單的nFET邏輯對(duì)堆疊的邏輯對(duì)以nFET邏輯對(duì)為基本單元，堆疊形成各種邏輯9.9 雙軌邏輯電路 DCVSL:結(jié)構(gòu)化設(shè)計(jì)實(shí)例1用nFET對(duì)構(gòu)成邏輯樹(shù)9.9 雙軌邏輯電路 DCVSL:結(jié)構(gòu)化設(shè)計(jì)實(shí)例2具有3層邏輯樹(shù)的動(dòng)態(tài)CVSL電路9.9 雙軌邏輯電路 CPL :AND/NAND互補(bǔ)傳輸管邏輯（ Complimentary Pass Transistor Logic）9.9 雙軌邏輯電路 CPL: OR/XOR9.9 雙軌邏輯電路 CPL: NAND49.9 雙軌邏輯電路 CPL:特點(diǎn)n優(yōu)點(diǎn)n 電路形式簡(jiǎn)潔n 單元版圖可以復(fù)用n缺陷n 存在閾值電壓損失n 輸入變量可能需要驅(qū)動(dòng)1個(gè)以上的FET9.10 CMOS邏輯電路比較 數(shù)據(jù)注：數(shù)字比較以NA