DSP高速系統(tǒng)的電路板級電磁兼容性設(shè)計

1、dsp高速系統(tǒng)的電路板級電磁兼容性設(shè)計 0 引言 印制線路板()提供元件和器件之間的電氣銜接，是各種設(shè)備最基本的組成部分，它的性能挺直關(guān)系到電子設(shè)備質(zhì)量的好壞。隨著電子技術(shù)的進(jìn)展，各種電子產(chǎn)品常常在一起工作，它們之間的干擾越來越嚴(yán)峻，所以電磁兼容問題成為一個電子系統(tǒng)能否正常工作的關(guān)鍵。同樣，隨著pcb的密度越來越高，pcb設(shè)計的好壞對電路的干擾及抗干擾能力影響很大。要使電子電路獲得最佳性能，除了元器件的挑選和電路設(shè)計之外，良好的pcb布線在電磁兼容性中也是一個十分重要的因素。隨著高速技術(shù)的廣泛應(yīng)用，相應(yīng)的高速dsp的pcb設(shè)計就顯得非常重要。因為dsp是一個相當(dāng)復(fù)雜、種類繁多并有許多分系統(tǒng)的數(shù)

2、、?；旌舷到y(tǒng)，所以來自外部的電磁輻射以及內(nèi)部元器件之間、分系統(tǒng)之間和各傳輸通道間的串?dāng)_對dsp及其數(shù)據(jù)信息所產(chǎn)生的干擾，已嚴(yán)峻地威逼著其工作的穩(wěn)定性、牢靠性和平安性。據(jù)統(tǒng)計，干擾引起的dsp事故占其總事故的90%左右。因此設(shè)計一個穩(wěn)定、牢靠的dsp系統(tǒng)，電磁兼容和抗干擾至關(guān)重要。1 dsp的電磁干擾環(huán)境電磁干擾的基本模型由電磁干擾源、耦合路徑和接收機(jī)3部分組成，1所示。電磁干擾源包含微處理器、微控制器、靜電放電、瞬時功率執(zhí)行元件等。隨著大量高速器件的應(yīng)用，其邊沿跳變速率十分快，這種電路可以產(chǎn)生高達(dá)300 mhz的諧波干擾。耦合路徑可以分為空間輻射電磁波和導(dǎo)線傳導(dǎo)的與。噪聲被耦合到電路中的最容易

3、方式是通過導(dǎo)體的傳遞，例如，有一條導(dǎo)線在一個有噪聲的環(huán)境中經(jīng)過，這條導(dǎo)線通過感應(yīng)接收這個噪聲并且將其傳遞到電路的其他部分，全部的電子電路都可以接收傳送的電磁干擾。例如，在數(shù)字電路中，臨界信號最簡單受到電磁干擾的影響;模擬的低級、控制電路和電源調(diào)節(jié)電路也簡單受到噪聲的影響。2 dsp電路板的布線和設(shè)計良好的電路板布線在電磁兼容性中是一個十分重要的因素，一個拙劣的電路板布線和設(shè)計會產(chǎn)生無數(shù)電磁兼容問題，即使加上和其他元器件也不能解決這些問題。正確的電路布線和設(shè)計應(yīng)當(dāng)達(dá)到如下3點(diǎn)要求：(1)電路板上的各部分電路之間存在干擾，電路仍能正常工作;(2)電路板對外的傳導(dǎo)放射和輻射放射盡可能低，達(dá)到有關(guān)標(biāo)準(zhǔn)

4、要求;(3)外部的傳導(dǎo)干擾和輻射干擾對電路板上的電路沒有影響。2.1 元器件的布置(1)元器件布置的首要問題是對元器件舉行分組。元器件的分組原則有：按電壓不同分;按數(shù)字電路和分;按高速和低速信號分和按電流大小分。普通狀況下都根據(jù)電壓不同分或按數(shù)字電路與模擬電路分。(2)全部的都放在電路板的一側(cè)，盡量避開從兩側(cè)引出電纜。(3)避開讓高速信號線逼近銜接器。(4)在元器件支配時應(yīng)考慮盡可能縮短高速信號線，如時鐘線、數(shù)據(jù)線和地址線等。2.2 地線和電源線的布置地線布置的終于目的是為了最小化接地阻抗，以此減小從電路返回到電源之間的接地回路電勢，即減小電路從源端到目的端線路和地層形成的環(huán)路面積。通常增強(qiáng)環(huán)

5、路面積是因為地層隔縫引起的。假如地層上有縫隙，高速信號線的回流線就被迫要繞過隔縫，從而增大了高頻環(huán)路的面積，2所示。圖2中高速線與芯片之間舉行信號傳輸。圖2(a)中沒有地層隔縫，按照“電流總是走阻抗最小的途徑”，此時環(huán)路面積最小。圖2(b)中，有地層隔縫，此時地環(huán)路面積增大，這樣就產(chǎn)生如下后果：(1)增大向空間的輻射干擾，同時易受空間磁場的影響;(2)加大與板上其他電路產(chǎn)生磁場耦合的可能性;(3)因為環(huán)路加大，通過高速線輸出的信號簡單產(chǎn)生振蕩;(4)環(huán)路電感上的高頻壓降構(gòu)成共模輻射源，并通過外接電纜產(chǎn)生共模輻射。通常地層上的隔縫不是在分地時、故意識地加上的，有時隔縫是由于板上的過孔過于臨近而產(chǎn)

6、生的，因此在pcb設(shè)計中應(yīng)盡量避開該種狀況發(fā)生。電源線的布置要和地線結(jié)合起來考慮，以便構(gòu)成特性阻抗盡可能小的供電線路。為了減小供電用線的特性阻抗，電源線和地線應(yīng)當(dāng)盡可能的粗，并且互相逼近，使供電回路面積減到最小，而且不同的供電環(huán)路不要互相重疊。在集成芯片的電源腳和地腳之間要加高頻去耦，容量為o.01o.1f，而且為了進(jìn)一步提高電源的去耦濾波的低頻特性，在電源引入端要加上1個高頻去耦電容和1個110f的低頻濾波電容。在多層電路板中，電源層和地層要放置在相鄰的層中，從而在囫圇電路板上產(chǎn)生一個大的pcb電容消退噪聲。速度最快的關(guān)鍵信號和集成芯片應(yīng)該布放在接近地層一邊，非關(guān)鍵信號則布放在逼近電源層一邊

7、。由于地層本身就是用來汲取和消退噪聲的，其本身幾乎是沒有噪聲的。2.3 信號線的布置不相容的信號線之間能產(chǎn)生耦合干擾，所以在信號線的布置上要把它們隔離，隔離時實行的措施有：(1)不相容信號線應(yīng)互相遠(yuǎn)離，不要平行，分布在不同層上的信號線走向應(yīng)互相垂直，這樣可以削減線間的電場和磁場耦合干擾;(2)高速信號線特殊是時鐘線要盡可能的短，須要時可在高速信號線兩邊加隔離地線;(3)信號線的布置最好按照信號流向挨次支配，一個電路的輸入信號線不要再折回輸入信號線區(qū)域，由于輸入線與輸出線通常是不相容的。當(dāng)高速數(shù)字信號的傳輸延時時光td>tr(tr為信號的脈沖升高時光)時，應(yīng)考慮阻抗匹配問題。由于錯誤的終端

8、阻抗匹配將會引起信號反饋和阻尼振蕩。通常線路終端阻抗匹配的辦法有串聯(lián)源端接法、并聯(lián)端接法、rc端接法、thevenin端接法4種。(1)串聯(lián)源端接法圖3為串聯(lián)源端接電路。源端阻抗zs和分布在傳輸線上的阻抗zo之間，加上源端接rs，用來完成阻抗匹配，rs還能汲取負(fù)載的反饋。這里的rs必需離源端盡可能的近，理論上應(yīng)為rs=zo-zs中的實數(shù)值。普通rs取1575。(2)并聯(lián)端接法圖4為并聯(lián)端接電路。附加1個并聯(lián)端電阻rp，這樣rp與zl并聯(lián)后就與zo相匹配。這個辦法需要源驅(qū)動電路來驅(qū)動一個較高的電流，能耗很高，所以在功耗小的系統(tǒng)中不適用。(3)rc端接法圖5為rc端接電路。該辦法類似于并聯(lián)端接電路

9、，但引入了電容c1，此時r用于提供匹配zo的阻抗。c1為r提供驅(qū)動電流并過濾掉從傳輸線到地的能量。因此與并聯(lián)端接辦法相比，rc端接電路需要的源驅(qū)動電流更少。r和c1的值由zo，tpd(環(huán)路傳輸延遲)和終端負(fù)載電容值cd打算。時光為常數(shù)，rc=3tpd，其中rzl=zo，c=c1cd。(4)thevenin端接法圖6為thevenin端接電路。該電路由上拉電阻r1和下拉電阻r2組成，這樣就使規(guī)律高和規(guī)律低與目標(biāo)負(fù)載相符。其中，r1和r2的值由r1r2=zo打算，r1+r2+zl的值要保證最大電流不能超過驅(qū)動電路容量。3 結(jié)語本文通過對電子產(chǎn)品電磁環(huán)境的分析，確定高速dsp系統(tǒng)中產(chǎn)生干擾的主要緣由，并針對這些緣由，