PCB布板經(jīng)驗總結(jié)

1、PCB供電系統(tǒng)2PCB電源供電系統(tǒng)設計概覽2直流IR壓降3交流電源地阻抗分析4協(xié)同設計概念6硬件布板經(jīng)驗談7時鐘線走線7接口走線要求8LVDS布板指導8選擇LVDS電纜時應遵循的原則：9PCB Layout中的走線策略10晶振與匹配電容的總結(jié)12晶振旁的電阻（并聯(lián)與串聯(lián)）13一、石英晶體振蕩器的基本原理14二、石英晶體振蕩器類型特點14三、石英晶體振蕩器的主要參數(shù)15四、石英晶體振蕩器的發(fā)展趨勢15五、石英晶體振蕩器的應用16晶振的負載電容16電力系統(tǒng)電壓名稱術(shù)語17PCB 50問2934PCB供電系統(tǒng)當今，在沒有透徹掌握芯片、封裝結(jié)構(gòu)及PCB的電源供電系統(tǒng)特性時，高速電子系統(tǒng)的設計是很難成功

2、的。事實上，為了滿足更低的供電電壓、更快的信號翻轉(zhuǎn)速度、更高的集成度和許多越來越具有挑戰(zhàn)性的要求，很多走在電子設計前沿的公司在產(chǎn)品設計過程中為了確保電源和信號的完整性，對電源供電系統(tǒng)的分析投入了大量的資金，人力和物力。電源供電系統(tǒng)(PDS)的分析與設計在高速電路設計領(lǐng)域，特別是在計算機、半導體、通信、網(wǎng)絡和消費電子產(chǎn)業(yè)中正變得越來越重要。隨著超大規(guī)模集成電路技術(shù)不可避免的進一步等比縮小，集成電路的供電電壓將會持續(xù)降低。隨著越來越多的生產(chǎn)廠家從130nm技術(shù)轉(zhuǎn)向90nm技術(shù)，可以預見供電電壓會降到1.2V，甚至更低，而同時電流也會顯著地增加。從直流IR壓降到交流動態(tài)電壓波動控制來看，由于允許的噪

3、聲范圍越來越小，這種發(fā)展趨勢給電源供電系統(tǒng)的設計帶來了巨大的挑戰(zhàn)。PCB電源供電系統(tǒng)設計概覽通常在交流分析中，電源地之間的輸入阻抗是用來衡量電源供電系統(tǒng)特性的一個重要的觀測量。對這個觀測量的確定在直流分析中則演變成為IR壓降的計算。無論在直流或交流的分析中，影響電源供電系統(tǒng)特性的因素有：PCB的分層、電源板層平面的形狀、元器件的布局、過孔和管腳的分布等等。圖1：PCB上一些常見的會增加電流路徑阻性的物理結(jié)構(gòu)設計。電源地之間的輸入阻抗概念就可以應用在對上述因素的仿真和分析中。比如，電源地輸入阻抗的一個非常廣泛的應用是用來評估板上去耦電容的放置問題。隨著一定數(shù)量的去耦電容被放置在板上，電路板本身特

4、有的諧振可以被抑制掉，從而減少噪聲的產(chǎn)生，還可以降低電路板邊緣輻射以緩解電磁兼容問題。為了提高電源供電系統(tǒng)的可靠性和降級系統(tǒng)的制造成本，系統(tǒng)設計工程師必須經(jīng)?？紤]如何經(jīng)濟有效地選擇去耦電容的系統(tǒng)布局。高速電路系統(tǒng)中的電源供電系統(tǒng)通常可以分成芯片、集成電路封裝結(jié)構(gòu)和PCB三個物理子系統(tǒng)。芯片上的電源柵格由交替放置的幾層金屬層構(gòu)成，每層金屬由X或Y方向的金屬細條構(gòu)成電源或地柵格，過孔則將不同層的金屬細條連接起來。對于一些高性能的芯片，無論內(nèi)核或是IO的電源供電都集成了很多去耦單元。集成電路封裝結(jié)構(gòu)，如同一個縮小了的PCB，有幾層形狀復雜的電源或地平板。在封裝結(jié)構(gòu)的上表面，通常留有去耦電容的安裝位置

5、。PCB則通常含有連續(xù)的面積較大的電源和地平板，以及一些大大小小的分立去耦電容元件，及電源整流模塊(VRM)。邦定線、C4凸點、焊球則把芯片、封裝和PCB連接在了一起。整個電源供電系統(tǒng)要保證給各個集成電路器件提供在正常范圍內(nèi)穩(wěn)定的電壓。然而，開關(guān)電流和那些電源供電系統(tǒng)中寄生的高頻效應總是會引入電壓噪聲。其電壓變化可以由下式計算得到：這里V是在器件處觀測到的電壓波動，I是開關(guān)電流。Z是在器件處觀測到的整個電源供電系統(tǒng)電源與地之間的輸入阻抗。為了減小電壓波動，電源與地之間要保持低阻。在直流情況下，由于Z變成了純電阻，低阻就對應了低的電源供電IR壓降。在交流情況下，低阻能使開關(guān)電流產(chǎn)生的瞬態(tài)噪聲也變

6、小。當然，這就需要Z在很寬的頻帶上都要保持很小。圖2：Sigrity PowerDC計算得到電源板層上的電流分布。注意到電源和地通常用來作為信號回路和參考平面，因此電源供電系統(tǒng)與信號分布系統(tǒng)之間有著很緊密的關(guān)系。然而，由于篇幅的限制，同步開關(guān)噪聲(IO SSO)引入的電源供電系統(tǒng)的噪聲現(xiàn)象和電流回路控制問題將不在這里討論。以下幾節(jié)將忽略信號系統(tǒng)，而單純注重電源供電系統(tǒng)的分析。直流IR壓降由于芯片的電源柵格(Power Grid)的特征尺寸很小(幾微米甚至更小)，芯片內(nèi)的電阻損耗嚴重，因此芯片內(nèi)的IR壓降已經(jīng)被廣泛地研究。而在下面幾種情況下，PCB上的IR壓降(在幾十到幾百毫伏的范圍內(nèi))對高速系

7、統(tǒng)設計同樣會有較大的影響。電源板層上有Swiss-Chess結(jié)構(gòu)、Neck-Down結(jié)構(gòu)和動態(tài)布線造成的板平面被分割等情況(圖1)；電源板層上電流通過的器件管腳、過孔、焊球、C4凸點的數(shù)量不夠，電源平板厚度不足，電流通路不均衡等；系統(tǒng)設計需要低電壓、大電流，又有較緊的電壓浮動的范圍。圖3：包括和不包括電源整流模塊的平板對輸入阻抗。例如，一個高密度和高管腳數(shù)的器件由于有大量的過孔和反焊盤，在芯片封裝結(jié)構(gòu)及PCB的電源分配層上往往會形成所謂的Swiss-Chess結(jié)構(gòu)效應。Swiss-Chess結(jié)構(gòu)會產(chǎn)生很多高阻性的微小金屬區(qū)域。根據(jù)，由于電源供電系統(tǒng)中有這樣的高阻電流通路，送到PCB上元器件的電

8、壓或電流有可能會低于設計要求。因此一個好的直流IR壓降仿真模擬是估計電源供電系統(tǒng)允許壓降范圍的關(guān)鍵。通過各種各樣可能性的分析為布局布線前后提供設計方案或規(guī)則。布線工程師、系統(tǒng)工程師、信號完整性工程師和電源設計工程師還可以將IR壓降分析結(jié)合在約束管理器(constraint manager)中，作為對PCB上每一個電源和地網(wǎng)表進行設計規(guī)則核查的最終檢驗工具(DRC)。這種通過自動化軟件分析的設計流程可以避免靠目測，甚至經(jīng)驗所不能發(fā)現(xiàn)的復雜電源供電系統(tǒng)結(jié)構(gòu)上的布局布線問題。圖2展示了IR壓降分析可以準確地指出一高性能PCB上電源供電系統(tǒng)中關(guān)鍵電壓電流的分布。交流電源地阻抗分析很多人知道一對金屬板構(gòu)

9、成一個平板電容器，于是認為電源板層的特性就是提供平板電容以確保供電電壓的穩(wěn)定。在頻率較低，信號波長遠遠大于平板尺寸時，電源板層與地板的確構(gòu)成了一個電容。然而，當頻率升高時，電源板層的特性開始變得復雜了。更確切地說，一對平板構(gòu)成了一個平板傳輸線系統(tǒng)。電源與地之間的噪聲，或與之對應的電磁場遵循傳輸線原理在板之間傳播。當噪聲信號傳播到平板的邊緣時，一部分高頻能量會輻射出去，但更大一部分能量會反射回去。來自平板不同邊界的多重反射構(gòu)成了PCB中的諧振現(xiàn)象。圖4：三種設置情況下 PowerSI計算得到的PCB輸入阻抗曲線。(a)不包含電源整流模塊；(b)包含電源整流模塊；(c)包含電源整流模塊和一些去耦電

10、容。在交流分析中，PCB的電源地阻抗諧振是個特有的現(xiàn)象。圖3展示了一對電源板層的輸入阻抗。為了比較，圖中還畫了一個純電容和一個純電感的阻抗特性。板的尺寸是30cm×20cm，板間間距是100um，填充介質(zhì)是FR4材料。板上的電源整流模塊用一個3nH的電感來代替。顯示純電容阻抗特性的是一個20nF的電容。從圖上可以看出，在板上沒有電源整流模塊時，在幾十兆的頻率范圍內(nèi)，平板的阻抗特性(紅線)和電容(藍線)一樣。在100MHz以上，平板的阻抗特性呈感性(沿著綠線)。到了幾百兆的頻率范圍后，幾個諧振峰的出現(xiàn)顯示了平板的諧振特性，這時平板就不再是純感性的了。至此，很明顯，一個低阻的電源供電系統(tǒng)

11、(從直流到交流)是獲得低電壓波動的關(guān)鍵：減少電感作用，增加電容作用，消除或降低那些諧振峰是設計目標。為了降低電源供電系統(tǒng)的阻抗，應遵循以下一些設計準則：1. 降低電源和地板層之間的間距；2. 增大平板的尺寸；3. 提高填充介質(zhì)的介電常數(shù)；4. 采用多對電源和地板層。然而，由于制造或一些其他的設計考慮，設計工程師還需要用一些較為靈活的有效的方法來改變電源供電系統(tǒng)的阻抗。為了減小阻抗并且消除那些諧振峰，在PCB上放置分立的去耦電容便成為常用的方法。圖4顯示了在三種不同設置下，用Sigrity PowerSI計算得到的電源供電系統(tǒng)的輸入阻抗：a. 沒有電源整流模塊，沒有去耦電容放置在板上。b. 電源

12、整流模塊用短路來模擬，沒有去耦電容放置在板上。c. 電源整流模塊用短路來模擬，去耦電容放置在板上。從圖中可見，例子a藍線，在集成電路芯片的位置處觀測到的電源供電系統(tǒng)的輸入阻抗在低頻時呈現(xiàn)出容性。隨著頻率的增加，第一個自然諧振峰出現(xiàn)在800MHz的頻率處。此頻率的波長正對應了電源地平板的尺寸。例子b的綠線，輸入阻抗在低頻時呈現(xiàn)出感性。這正好對應了從集成電路芯片的位置到電源整流模塊處的環(huán)路電感。這個環(huán)路電感和平板電容一起引入了在200MHz的諧振峰。例子c的紅線，在板上放置了一些去耦電容后，那個200MHz的諧振峰被移到了很低的頻率處(<20MHz)，并且諧振峰的峰值也降低了很多。第一個較強

13、的諧振峰則出現(xiàn)在大約1GHz處。由此可見，通過在PCB上放置分立的去耦電容，電源供電系統(tǒng)在主要的工作頻率范圍內(nèi)可以實現(xiàn)較低的并且是平滑的交流阻抗響應。因此，電源供電系統(tǒng)的噪聲也會很低。圖5：針對不同結(jié)構(gòu)仿真計算得到的輸入阻抗。不考慮芯片和封裝結(jié)構(gòu)(紅線)；考慮封裝結(jié)構(gòu)(藍線)；考慮芯片、封裝和電路板(綠線)。在板上放置分立的去耦電容使得設計師可以靈活地調(diào)整電源供電系統(tǒng)的阻抗，實現(xiàn)較低的電源地噪聲。然而，如何選擇放置位置、選用多少以及選用什么樣的去耦電容仍舊是一系列的設計問題。因此，對一個特定的設計尋求最佳的去耦解決方案，并使用合適的設計軟件以及進行大量的電源供電系統(tǒng)的仿真模擬往往是必須的。協(xié)同

14、設計概念圖4實際上還揭示了另一個非常重要的事實，即PCB上放置分立的去耦電容的作用頻率范圍僅僅能達到幾百兆赫茲。頻率再高，每個分立去耦電容的寄生電感以及板層和過孔的環(huán)路電感(電容至芯片)將會極大地降低去耦效果，僅僅通過PCB上放置分立的去耦電容是無法進一步降低電源供電系統(tǒng)的輸入阻抗的。從幾百兆赫茲到更高的頻率范圍，封裝結(jié)構(gòu)的電源供電系統(tǒng)的板間電容，以及封裝結(jié)構(gòu)上放置的分立去耦電容將會開始起作用。到了GHz頻率范圍，芯片內(nèi)電源柵格之間的電容以及芯片內(nèi)的去耦電容是唯一的去耦解決方案。圖5顯示了一個例子，紅線是一個PCB上放置一些分立的去耦電容后得到的輸入阻抗。第一個諧振峰出現(xiàn)在600MHz到700

15、MHz。在考慮了封裝結(jié)構(gòu)后，附加的封裝結(jié)構(gòu)的電感將諧振峰移到了大約450MHz處，見藍線。在包括了芯片電源供電系統(tǒng)后，芯片內(nèi)的去耦電容將那些高頻的諧振峰都去掉了，但同時卻引入了一個很弱的30MHz諧振峰，見綠線。這個30MHz的諧振在時域中會體現(xiàn)為高頻翻轉(zhuǎn)信號的中頻包絡上的一個電壓波谷。芯片內(nèi)的去耦是很有效的，但代價卻是要用去芯片內(nèi)寶貴的空間和消耗更多的漏電流。將芯片內(nèi)的去耦電容挪到封裝結(jié)構(gòu)上也許是一個很好的折衷方案，但要求設計師擁有從芯片、封裝結(jié)構(gòu)到PCB的整個系統(tǒng)的知識。但通常，PCB的設計師無法獲得芯片和封裝結(jié)構(gòu)的設計數(shù)據(jù)以及相應的仿真軟件包。對于集成電路設計師，他們通常不關(guān)心下端的封裝

16、和電路板的設計。但顯然采用協(xié)同設計概念對整個系統(tǒng)、芯片-封裝-電路板的電源供電系統(tǒng)進行優(yōu)化分析設計是將來發(fā)展的趨勢。一些走在電子設計前沿的公司事實上已經(jīng)這樣做了。硬件布板經(jīng)驗談時鐘線走線 1. 表面層無時鐘布線或布線長度=<500mil(關(guān)鍵時鐘表層布線=<200mil)；并且要要完整地平面作回 流，未跨分割或跨分割位置已作橋接處理 2. 晶振及時鐘驅(qū)動電路區(qū)域TOP層無其它布線穿過；（這條有時比較難滿足） 3. 信號線周圍避免有其它信號線，在必要時滿足3W原則（兩線中心距為線寬的3倍），這點在布 數(shù)據(jù)線或地址線排線時，一般不作此種方案考慮，而重點考慮時序（等長）。 4. 在可能的

17、情況下，電原層應盡量滿足20h原則：即電源層邊界相對于地層邊界內(nèi)縮板厚度的20倍*20H規(guī)則：由于電源層與地層之間的電場是變化的，在板的邊緣會向外輻射電磁干擾。稱為邊緣效應。可以將電源層內(nèi)縮，使得電場只在接地層的范圍內(nèi)傳導。以一個H（電源和地之間的介質(zhì)厚度）為單位，若內(nèi)縮20H則可以將70%的電場限制在接地邊沿內(nèi)；內(nèi)縮100H則可以將98%的電場限制在內(nèi)。 5. 不同頻率時鐘之間滿足3W原則 *3W規(guī)則：為了減少線間竄擾，應保證線間距足夠大，當線中心距不少于3倍線寬時，則可保持70%的電場不互相干擾，稱為3W規(guī)則。如要達到98%的電場不互相干擾，可使用10W規(guī)則。 6. 當時鐘信號換層且回流參

18、考平面也改變時，一般在時鐘線換層過孔旁布一接地孔 7. 時鐘布線與I/O接口、拉手條的間距>=1000mil 8. 時鐘線與相鄰平面層布線的平等長度<=1000mil 9. 多負載時鐘結(jié)構(gòu)盡量采用星形，在實際實現(xiàn)中一般采用在走到多負載點相對中心位置進行等長 分叉方式, 10. SDRAM布線中，SDCLK與DATA的長度相差<=800mil 11. 帶狀線（中間層走線）的典型傳輸速度為180ps/inch，微帶線(表層走線)為140ps/inch接口走線要求 1. 差分布線規(guī)則：并行且等距、同層、等長 2 接口變壓器與接口連接器之間的網(wǎng)絡長度小于1000mil 3 .跨分割的

19、復位線在跨分割處加橋接措施 4. 接口電路的布線應遵循先防護、后濾波的原則 5. 接口變壓器、光耦等隔離器件初、次級互相隔離，無相鄰平面等耦合通路，對相應的參考平面隔離寬度大于100mil板的堆疊： 1. 元件層的臨近層為地平面，提供器件屏蔽層以及為定層布線層提供參考平面 2. 所有信號層盡可能與地平面相鄰 3. 盡量避免2信號層直接相鄰 4. 主電源盡可能與其對應地相鄰 5. 兼顧層壓結(jié)構(gòu)對稱性其他布線注意點： 1. 電源層和地層之間的EMC環(huán)境較差，應避免布置對干擾敏感的信號 2. 信號線必須無直角 3. 布線盡可能靠近一個平面，并避免跨分割，若必須跨分割或者無法靠近電源地平面，這些情況僅

20、允許在低速信號線中存在LVDS布板指導LVDS布局&布線應該考慮的因素： 1差分走線； 2. 阻抗匹配； 3. 串擾(crosstalk)：4. 電磁干擾（EMI）； 一：差分走線：1. 使反射盡量最小，并使共模噪聲反射盡可能存在；差分走線越近越好；避免差分走線阻抗不均勻（阻抗變化，直角線）；整個走線工程應該保持差分線的寬度保持不變。2. 為了減少傾斜(skew)，兩差分線的長度應該保持一致，否則導致終端相位有差異，降低系統(tǒng)的性能。3. 盡量減少信號路徑中的過孔(Via)的數(shù)量阻抗的不均勻。4. 任何寄生負載（比如：寄生電容）應該在同一差分對中保持一致。5. 應用45°角走線

21、代替90°腳走線。 二： 阻抗匹配： 阻抗不匹配將導致共模噪聲的增加并且產(chǎn)生電磁干擾（EMI），所以應該選擇一匹配電阻差分線的阻抗相一致。（100Ohm）.1. 在原理發(fā)送端的地方放一匹配電阻（100Ohm）;2. 應用0603或者0805尺寸的芯片電阻；3. 終端阻抗終端的距離應小于7mm，盡可能那的靠近接收端； 三：差分信號單端信號的串擾：1. 為了避免單端信號LVDS信號產(chǎn)生串擾，應盡量使二者分層。如果單端信號差分信號走的太近，將會產(chǎn)生共模噪聲，從而造成接收端的假出發(fā)，降低信號的質(zhì)量，減少信號的噪聲冗余量。2. 如果兩者在同一層，應使兩者至少相距12mm.VCCGND也應該分開

22、。四：電磁干擾（EMI）： 走線的電磁輻射可以產(chǎn)生橫向電磁波，這種波如果逃脫屏蔽就會導致電磁兼容（EMC）的失敗。單端傳輸（比如：CMOS，TTL）所有暴露的線都能產(chǎn)生輻射，橫向波伴隨在這些走線的周圍，一旦逃脫系統(tǒng)就會產(chǎn)生電磁干擾的問題。 LVDS走線彼此能相互消弱電磁波，成對出現(xiàn)，只有在邊緣區(qū)域才能產(chǎn)生逃逸的現(xiàn)象，因此LVDS走線作為傳輸系統(tǒng)對單端傳輸（COMS，TTL）電磁干擾較少。 電磁干擾方面微帶線帶狀線的優(yōu)點： 微帶線差分對下面的地平面的能有效地降低EMI，帶狀線上下均是地平面，能獲得叫好的電磁干擾性能，但是有如下缺點： 1 較長的傳輸時間（1.5倍于微帶線）； 2 需要較多的過孔；

23、 3 要求較多的層； 4 需要的精確的100歐姆的匹配電阻較難實現(xiàn)； 為了更好的耦合電磁波，微帶線帶狀線的尺寸應該滿足如下： 圖2： 差分對想要較好的耦合需要的條件：S<2W; S2S: 總 的 指 導 原 則 （電源布局）1) 在低頻（500600MHz）時，選用FR4材料制造；在更高速度的時候選用GFEK或者Teflon來設計生產(chǎn)。 2) 用旁路電容旁路所有的電源平面，旁路電容的大小由電源噪聲的頻譜決定，所選用的電容應該能慮去最大功率的部分（通常在100300MHz）。典型的利用10UF，3V的Ta電容。3) 所有的電源的VCC?DCKLKVCCCKOUT管腳應該用0.1、0.01、

24、0.001UF的mica(云母)、Ceramic(磁珠)或者0805尺寸的貼片電容并行連接進行旁路，這些電容應該放在管腳的下面，另外還要加一個2.7UF的電容。4) 盡量使LVDS收發(fā)端靠近接線器（Connector）;5) 發(fā)端輸出腳和連接器之間的走線物理長度應該小于5mm,以此來降低偏斜(Skew); 6) LVDS信號線TTL信號線分層，降低串擾7) LVDS的電源地分層；8) 應用高阻抗低電容的寬帶SCOPE探針；9) 使stub的長度盡可能短；10) 如干過孔用來連接電源地平面； LVDS電纜（Cable）: 板和板之間的LVDS信號通過電纜線傳輸，由于阻抗匹配低延時的要求，一般電纜

25、線不能滿足，選擇LVDS電纜時應遵循的原則：1. 電纜應滿足LVDS阻抗匹配的要求；2. 電纜線應具有較低的延時（Skew）; 3. 兩路應該平衡（兩路的延時應該相同）； 低速，短距時帶狀線可以應用；高速，長距時應用雙絞線。 應用帶狀線的時候應該注意： 差分對之間應該用地隔開，且邊緣的兩路不傳送信號。 圖3： LVDS也可以用同軸電纜雙軸電纜傳輸，雙軸電纜比同軸電纜具有較好的平衡性，因此產(chǎn)生較少的電磁干擾。 圖4： 最合適的選擇是雙絞線，短距離（大約0.5m），選用CAT3平衡雙絞線，更長的距離（超過0.5m，速度超過500MHz）用CAT5平衡雙絞線。 LVDS連接器： 連接器（Connec

26、tor）用來連接不同的板之間的LVDS信號，此時連接器的選擇有如下規(guī)則： 1. 連接器必須是低傾斜，阻抗匹配； 2. 必須有相同長度的導線； 3. 連接器中，差分對應在相鄰的接口中； 4. 地管腳應放在差分對之間； 5. 連接器的末端腳應該接地，不能做高PCB Layout中的走線策略 布線（Layout）是PCB設計工程師最基本的工作技能之一。走線的好壞將直接影響到整個系統(tǒng)的性能，大多數(shù)高速的設計理論也要最終經(jīng)過Layout得以實現(xiàn)并驗證，由此可見，布線在高速PCB設計中是至關(guān)重要的。下面將針對實際布線中可能遇到的一些情況，分析其合理性，并給出一些比較優(yōu)化的走線策略。主要從直角走線，差分走線

27、，蛇形線等三個方面來闡述。1 直角走線直角走線一般是PCB布線中要求盡量避免的情況，也幾乎成為衡量布線好壞的標準之一，那么直角走線究竟會對信號傳輸產(chǎn)生多大的影響呢？從原理上說，直角走線會使傳輸線的線寬發(fā)生變化，造成阻抗的不連續(xù)。其實不光是直角走線，頓角，銳角走線都可能會造成阻抗變化的情況。 直角走線的對信號的影響就是主要體現(xiàn)在三個方面：一是拐角可以等效為傳輸線上的容性負載，減緩上升時間；二是阻抗不連續(xù)會造成信號的反射；三是直角尖端產(chǎn)生的EMI。傳輸線的直角帶來的寄生電容可以由下面這個經(jīng)驗公式來計算：C=61W(Er)1/2/Z0在上式中，C就是指拐角的等效電容（單位：pF），W指走線的寬度（單

28、位：inch），r指介質(zhì)的介電常數(shù)，Z0就是傳輸線的特征阻抗。舉個例子，對于一個4Mils的50歐姆傳輸線（r為4.3）來說，一個直角帶來的電容量大概為0.0101pF，進而可以估算由此引起的上升時間變化量：T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps通過計算可以看出，直角走線帶來的電容效應是極其微小的。由于直角走線的線寬增加，該處的阻抗將減小，于是會產(chǎn)生一定的信號反射現(xiàn)象，我們可以根據(jù)傳輸線章節(jié)中提到的阻抗計算公式來算出線寬增加后的等效阻抗，然后根據(jù)經(jīng)驗公式計算反射系數(shù)：=(Zs-Z0)/(Zs+Z0)，一般直角走線導致的阻抗變化在7%-20%

29、之間，因而反射系數(shù)最大為0.1左右。而且，從下圖可以看到，在W/2線長的時間內(nèi)傳輸線阻抗變化到最小，再經(jīng)過W/2時間又恢復到正常的阻抗，整個發(fā)生阻抗變化的時間極短，往往在10ps之內(nèi)，這樣快而且微小的變化對一般的信號傳輸來說幾乎是可以忽略的。很多人對直角走線都有這樣的理解，認為尖端容易發(fā)射或接收電磁波，產(chǎn)生EMI，這也成為許多人認為不能直角走線的理由之一。然而很多實際測試的結(jié)果顯示，直角走線并不會比直線產(chǎn)生很明顯的EMI。也許目前的儀器性能，測試水平制約了測試的精確性，但至少說明了一個問題，直角走線的輻射已經(jīng)小于儀器本身的測量誤差?？偟恼f來，直角走線并不是想象中的那么可怕。至少在GHz以下的應

30、用中，其產(chǎn)生的任何諸如電容，反射，EMI等效應在TDR測試中幾乎體現(xiàn)不出來，高速PCB設計工程師的重點還是應該放在布局，電源/地設計，走線設計，過孔等其他方面。當然，盡管直角走線帶來的影響不是很嚴重，但并不是說我們以后都可以走直角線，注意細節(jié)是每個優(yōu)秀工程師必備的基本素質(zhì)，而且，隨著數(shù)字電路的飛速發(fā)展，PCB工程師處理的信號頻率也會不斷提高，到10GHz以上的RF設計領(lǐng)域，這些小小的直角都可能成為高速問題的重點對象。2 差分走線差分信號（Differential Signal）在高速電路設計中的應用越來越廣泛，電路中最關(guān)鍵的信號往往都要采用差分結(jié)構(gòu)設計，什么另它這么倍受青睞呢？在PCB設計中又

31、如何能保證其良好的性能呢？帶著這兩個問題，我們進行下一部分的討論。 何為差分信號？通俗地說，就是驅(qū)動端發(fā)送兩個等值、反相的信號，接收端通過比較這兩個電壓的差值來判斷邏輯狀態(tài)“0”還是“1”。而承載差分信號的那一對走線就稱為差分走線。差分信號和普通的單端信號走線相比，最明顯的優(yōu)勢體現(xiàn)在以下三個方面：a.抗干擾能力強，因為兩根差分走線之間的耦合很好，當外界存在噪聲干擾時，幾乎是同時被耦合到兩條線上，而接收端關(guān)心的只是兩信號的差值，所以外界的共模噪聲可以被完全抵消。b.能有效抑制EMI，同樣的道理，由于兩根信號的極性相反，他們對外輻射的電磁場可以相互抵消，耦合的越緊密，泄放到外界的電磁能量越少。c.

32、時序定位精確，由于差分信號的開關(guān)變化是位于兩個信號的交點，而不像普通單端信號依靠高低兩個閾值電壓判斷，因而受工藝，溫度的影響小，能降低時序上的誤差，同時也更適合于低幅度信號的電路。目前流行的LVDS（low voltage differential signaling）就是指這種小振幅差分信號技術(shù)。對于PCB工程師來說，最關(guān)注的還是如何確保在實際走線中能完全發(fā)揮差分走線的這些優(yōu)勢。也許只要是接觸過Layout的人都會了解差分走線的一般要求，那就是“等長、等距”。等長是為了保證兩個差分信號時刻保持相反極性，減少共模分量；等距則主要是為了保證兩者差分阻抗一致，減少反射。“盡量靠近原則”有時候也是差

33、分走線的要求之一。但所有這些規(guī)則都不是用來生搬硬套的，不少工程師似乎還不了解高速差分信號傳輸?shù)谋举|(zhì)。下面重點討論一下PCB差分信號設計中幾個常見的誤區(qū)。誤區(qū)一：認為差分信號不需要地平面作為回流路徑，或者認為差分走線彼此為對方提供回流途徑。造成這種誤區(qū)的原因是被表面現(xiàn)象迷惑，或者對高速信號傳輸?shù)臋C理認識還不夠深入。差分電路對于類似地彈以及其它可能存在于電源和地平面上的噪音信號是不敏感的。地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號返回路徑，其實在信號回流分析上，差分走線和普通的單端走線的機理是一致的，即高頻信號總是沿著電感最小的回路進行回流，最大的區(qū)別在于差分線除了有對地的耦合之外

34、，還存在相互之間的耦合，哪一種耦合強，那一種就成為主要的回流通路.在PCB電路設計中，一般差分走線之間的耦合較小，往往只占1020%的耦合度，更多的還是對地的耦合，所以差分走線的主要回流路徑還是存在于地平面。當?shù)仄矫姘l(fā)生不連續(xù)的時候，無參考平面的區(qū)域，差分走線之間的耦合才會提供主要的回流通路，盡管參考平面的不連續(xù)對差分走線的影響沒有對普通的單端走線來的嚴重，但還是會降低差分信號的質(zhì)量，增加EMI，要盡量避免。也有些設計人員認為，可以去掉差分走線下方的參考平面，以抑制差分傳輸中的部分共模信號，但從理論上看這種做法是不可取的，阻抗如何控制？不給共模信號提供地阻抗回路，勢必會造成EMI輻射，這種做法

35、弊大于利。誤區(qū)二：認為保持等間距比匹配線長更重要。在實際的PCB布線中，往往不能同時滿足差分設計的要求。由于管腳分布，過孔，以及走線空間等因素存在，必須通過適當?shù)睦@線才能達到線長匹配的目的，但帶來的結(jié)果必然是差分對的部分區(qū)域無法平行.PCB差分走線的設計中最重要的規(guī)則就是匹配線長，其它的規(guī)則都可以根據(jù)設計要求和實際應用進行靈活處理。誤區(qū)三：認為差分走線一定要靠的很近。讓差分走線靠近無非是為了增強他們的耦合，既可以提高對噪聲的免疫力，還能充分利用磁場的相反極性來抵消對外界的電磁干擾。雖說這種做法在大多數(shù)情況下是非常有利的，但不是絕對的，如果能保證讓它們得到充分的屏蔽，不受外界干擾，那么我們也就不

36、需要再讓通過彼此的強耦合達到抗干擾和抑制EMI的目的了。如何才能保證差分走線具有良好的隔離和屏蔽呢？增大與其它信號走線的間距是最基本的途徑之一，電磁場能量是隨著距離呈平方關(guān)系遞減的，一般線間距超過4倍線寬時，它們之間的干擾就極其微弱了，基本可以忽略。此外，通過地平面的隔離也可以起到很好的屏蔽作用，這種結(jié)構(gòu)在高頻的（10G以上）IC封裝PCB設計中經(jīng)常會用采用，被稱為CPW結(jié)構(gòu)，可以保證嚴格的差分阻抗控制（2Z0）.差分走線也可以走在不同的信號層中，但一般不建議這種走法，因為不同的層產(chǎn)生的諸如阻抗、過孔的差別會破壞差模傳輸?shù)男Ч牍材Ｔ肼?。此外，如果相鄰兩層耦合不夠緊密的話，會降低差分走線抵

37、抗噪聲的能力，但如果能保持和周圍走線適當?shù)拈g距，串擾就不是個問題。在一般頻率（GHz以下），EMI也不會是很嚴重的問題，實驗表明，相距500Mils的差分走線，在3米之外的輻射能量衰減已經(jīng)達到60dB，足以滿足FCC的電磁輻射標準，所以設計者根本不用過分擔心差分線耦合不夠而造成電磁不兼容問題。3 蛇形線蛇形線是Layout中經(jīng)常使用的一類走線方式。其主要目的就是為了調(diào)節(jié)延時，滿足系統(tǒng)時序設計要求。設計者首先要有這樣的認識：蛇形線會破壞信號質(zhì)量，改變傳輸延時，布線時要盡量避免使用。但實際設計中，為了保證信號有足夠的保持時間，或者減小同組信號之間的時間偏移，往往不得不故意進行繞線。 那么，蛇形線對

38、信號傳輸有什么影響呢？走線時要注意些什么呢？其中最關(guān)鍵的兩個參數(shù)就是平行耦合長度（Lp）和耦合距離（S），很明顯，信號在蛇形走線上傳輸時，相互平行的線段之間會發(fā)生耦合，呈差模形式，S越小，Lp越大，則耦合程度也越大?？赡軙е聜鬏斞訒r減小，以及由于串擾而大大降低信號的質(zhì)量，其機理可以參考第三章對共模和差模串擾的分析。 下面是給Layout工程師處理蛇形線時的幾點建議：1 盡量增加平行線段的距離（S），至少大于3H，H指信號走線到參考平面的距離。通俗的說就是繞大彎走線，只要S足夠大，就幾乎能完全避免相互的耦合效應。2 減小耦合長度Lp，當兩倍的Lp延時接近或超過信號上升時間時，產(chǎn)生的串擾將達到飽

39、和。3 帶狀線（Strip-Line）或者埋式微帶線（Embedded Micro-strip）的蛇形線引起的信號傳輸延時小于微帶走線（Micro-strip）。理論上，帶狀線不會因為差模串擾影響傳輸速率。4 高速以及對時序要求較為嚴格的信號線，盡量不要走蛇形線，尤其不能在小范圍內(nèi)蜿蜒走線。5 可以經(jīng)常采用任意角度的蛇形走線，能有效的減少相互間的耦合。6 高速PCB設計中，蛇形線沒有所謂濾波或抗干擾的能力，只可能降低信號質(zhì)量，所以只作時序匹配之用而無其它目的。7 有時可以考慮螺旋走線的方式進行繞線，仿真表明，其效果要優(yōu)于正常的蛇形走線。晶振與匹配電容的總結(jié)匹配電容-負載電容是指晶振要正常震蕩所

40、需要的電容。一般外接電容，是為了使晶振兩端的等效電容等于或接近負載電容。要求高的場合還要考慮ic輸入端的對地電容。一般晶振兩端所接電容是所要求的負載電容的兩倍。這樣并聯(lián)起來就接近負載電容了。2負載電容是指在電路中跨接晶體兩端的總的外界有效電容。他是一個測試條件，也是一個使用條件。應用時一般在給出負載電容值附近調(diào)整可以得到精確頻率。此電容的大小主要影響負載諧振頻率和等效負載諧振電阻。3一般情況下，增大負載電容會使振蕩頻率下降，而減小負載電容會使振蕩頻率升高4負載電容是指晶振的兩條引線連接IC塊內(nèi)部及外部所有有效電容之和，可看作晶振片在電路中串接電容。負載頻率不同決定振蕩器的振蕩頻率不同。標稱頻率

41、相同的晶振，負載電容不一定相同。因為石英晶體振蕩器有兩個諧振頻率，一個是串聯(lián)揩振晶振的低負載電容晶振：另一個為并聯(lián)揩振晶振的高負載電容晶振。所以，標稱頻率相同的晶振互換時還必須要求負載電容一至，不能冒然互換，否則會造成電器工作不正常。晶振旁的電阻（并聯(lián)與串聯(lián)）一份電路在其輸出端串接了一個22K的電阻，在其輸出端和輸入端之間接了一個10M的電阻，這是由于連接晶振的芯片端內(nèi)部是一個線性運算放大器，將輸入進行反向180度輸出，晶振處的負載電容電阻組成的網(wǎng)絡提供另外180度的相移，整個環(huán)路的相移360度，滿足振蕩的相位條件，同時還要求閉環(huán)增益大于等于1，晶體才正常工作。晶振輸入輸出連接的電阻作用是產(chǎn)生

42、負反饋，保證放大器工作在高增益的線性區(qū)，一般在M歐級，輸出端的電阻與負載電容組成網(wǎng)絡，提供180度相移，同時起到限流的作用，防止反向器輸出對晶振過驅(qū)動，損壞晶振。和晶振串聯(lián)的電阻常用來預防晶振被過分驅(qū)動。晶振過分驅(qū)動的后果是將逐漸損耗減少晶振的接觸電鍍，這將引起頻率的上升，并導致晶振的早期失效，又可以講drive level調(diào)整用。用來調(diào)整drive level和發(fā)振余裕度。Xin和Xout的內(nèi)部一般是一個施密特反相器,反相器是不能驅(qū)動晶體震蕩的.因此,在反相器的兩端并聯(lián)一個電阻,由電阻完成將輸出的信號反向 180度反饋到輸入端形成負反饋,構(gòu)成負反饋放大電路.晶體并在電阻上,電阻與晶體的等效阻

43、抗是并聯(lián)關(guān)系,自己想一下是電阻大還是電阻小對晶體的阻抗影響小大?電阻的作用是將電路內(nèi)部的反向器加一個反饋回路，形成放大器，當晶體并在其中會使反饋回路的交流等效按照晶體頻率諧振，由于晶體的Q值非常高，因此電阻在很大的范圍變化都不會影響輸出頻率。過去，曾經(jīng)試驗此電路的穩(wěn)定性時，試過從100K20M都可以正常啟振，但會影響脈寬比的。晶體的Q值非常高, Q值是什么意思呢？ 晶體的串聯(lián)等效阻抗是 Ze = Re + jXe, Re<< |jXe|, 晶體一般等效于一個Q很高很高的電感，相當于電感的導線電阻很小很小。Q一般達到10-4量級。避免信號太強打壞晶體的。電阻一般比較大，一般是幾百K。

44、串進去的電阻是用來限制振蕩幅度的，并進去的兩顆電容根據(jù)LZ的晶振為幾十MHZ一般是在2030P左右，主要用與微調(diào)頻率和波形，并影響幅度，并進去的電阻就要看 IC spec了，有的是用來反饋的，有的是為過EMI的對策可是轉(zhuǎn)化為 并聯(lián)等效阻抗后，Re越小，Rp就越大，這是有現(xiàn)成的公式的。晶體的等效Rp很大很大。外面并的電阻是并到這個Rp上的，于是，降低了Rp值 - 增大了Re - 降低了Q關(guān)于晶振石英晶體振蕩器是高精度和高穩(wěn)定度的振蕩器，被廣泛應用于彩電、計算機、遙控器等各類振蕩電路中，以及通信系統(tǒng)中用于頻率發(fā)生器、為數(shù)據(jù)處理設備產(chǎn)生時鐘信號和為特定系統(tǒng)提供基準信號。PCB 50問1、如何選擇PC

45、B板材？選擇PCB板材必須在滿足設計需求和可量產(chǎn)性及成本中間取得平衡點。設計需求包含電氣和機構(gòu)這兩部分。通常在設計非常高速的PCB板子(大于GHz的頻率)時這材質(zhì)問題會比較重要。例如，現(xiàn)在常用的FR-4材質(zhì)，在幾個GHz的頻率時的介質(zhì)損(dielectric loss)會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectric constant)和介質(zhì)損在所設計的頻率是否合用。2、如何避免高頻干擾？避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串擾(Crosstalk)?？捎美蟾咚傩盘柡湍M信號之間的距離，或加ground guard/shu

46、nt traces在模擬信號旁邊。還要注意數(shù)字地對模擬地的噪聲干擾。3、在高速設計中，如何解決信號的完整性問題？信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構(gòu)和輸出阻抗(output impedance)，走線的特性阻抗，負載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。4、差分布線方式是如何實現(xiàn)的？差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線

47、走在上下相鄰兩層(over-under)。一般以前者side-by-side實現(xiàn)的方式較多。5、對于只有一個輸出端的時鐘信號線，如何實現(xiàn)差分布線？要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸出端的時鐘信號是無法使用差分布線的。6、接收端差分線對之間可否加一匹配電阻？接收端差分線對間的匹配電阻通常會加, 其值應等于差分阻抗的值。這樣信號品質(zhì)會好些。7、為何差分對的布線要靠近且平行？對差分對的布線方式應該要適當?shù)目拷移叫?。所謂適當?shù)目拷且驗檫@間距會影響到差分阻抗(differential impedance)的值, 此值是設計差分對的重要參數(shù)。需要平行也是因為要保持

48、差分阻抗的一致性。若兩線忽遠忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。8、如何處理實際布線中的一些理論沖突的問題1. 基本上, 將模/數(shù)地分割隔離是對的。 要注意的是信號走線盡量不要跨過有分割的地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大。 2. 晶振是模擬的正反饋振蕩電路, 要有穩(wěn)定的振蕩信號, 必須滿足loop gain與phase的規(guī)范, 而這模擬信號的振蕩規(guī)范很容易受到干擾, 即使加ground guard traces可能也無法完全隔離干擾

49、。 而且離的太遠, 地平面上的噪聲也會影響正反饋振蕩電路。 所以, 一定要將晶振和芯片的距離進可能靠近。 3. 確實高速布線與EMI的要求有很多沖突。 但基本原則是因EMI所加的電阻電容或ferrite bead, 不能造成信號的一些電氣特性不符合規(guī)范。 所以, 最好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題, 如高速信號走內(nèi)層。 最后才用電阻電容或ferrite bead的方式, 以降低對信號的傷害。 9、如何解決高速信號的手工布線和自動布線之間的矛盾？現(xiàn)在較強的布線軟件的自動布線器大部分都有設定約束條件來控制繞線方式及過孔數(shù)目。 各家EDA公司的繞線引擎能力和約束條件的設定項目

50、有時相差甚遠。 例如, 是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式, 能否控制差分對的走線間距等。 這會影響到自動布線出來的走線方式是否能符合設計者的想法。 另外, 手動調(diào)整布線的難易也與繞線引擎的能力有絕對的關(guān)系。 例如, 走線的推擠能力, 過孔的推擠能力, 甚至走線對敷銅的推擠能力等等。 所以, 選擇一個繞線引擎能力強的布線器, 才是解決之道。10、關(guān)于test coupon。test coupon是用來以TDR (Time Domain Reflectometer) 測量所生產(chǎn)的PCB板的特性阻抗是否滿足設計需求。 一般要控制的阻抗有單根線和差分對兩種情況。 所以，

51、 test coupon上的走線線寬和線距(有差分對時)要與所要控制的線一樣。 最重要的是測量時接地點的位置。 為了減少接地引線(ground lead)的電感值， TDR探棒(probe)接地的地方通常非常接近量信號的地方(probe tip)， 所以， test coupon上量測信號的點跟接地點的距離和方式要符合所用的探棒。詳情參考如下鏈接1. http:/www.P (點選Application notes)11、在高速PCB設計中，信號層的空白區(qū)域可以敷銅，而多個信號層的敷銅在接地和接電源上應如何分配？一般在空白區(qū)域的敷銅絕大部分情況是接地。 只是在高速信號線旁敷銅時要注意敷銅與信號

52、線的距離， 因為所敷的銅會降低一點走線的特性阻抗。 也要注意不要影響到它層的特性阻抗， 例如在dual stripline的結(jié)構(gòu)時。12、是否可以把電源平面上面的信號線使用微帶線模型計算特性阻抗？電源和地平面之間的信號是否可以使用帶狀線模型計算？是的， 在計算特性阻抗時電源平面跟地平面都必須視為參考平面。 例如四層板: 頂層-電源層-地層-底層， 這時頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。13、在高密度印制板上通過軟件自動產(chǎn)生測試點一般情況下能滿足大批量生產(chǎn)的測試要求嗎？一般軟件自動產(chǎn)生測試點是否滿足測試需求必須看對加測試點的規(guī)范是否符合測試機具的要求。另外，如果走線太密且

53、加測試點的規(guī)范比較嚴，則有可能沒辦法自動對每段線都加上測試點，當然，需要手動補齊所要測試的地方。14、添加測試點會不會影響高速信號的質(zhì)量？至于會不會影響信號質(zhì)量就要看加測試點的方式和信號到底多快而定?；旧贤饧拥臏y試點(不用線上既有的穿孔(via or DIP pin)當測試點)可能加在線上或是從線上拉一小段線出來。前者相當于是加上一個很小的電容在線上，后者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關(guān)。影響大小可透過仿真得知。原則上測試點越小越好(當然還要滿足測試機具的要求)分支越短越好。15、若干PCB組成

54、系統(tǒng)，各板之間的地線應如何連接？各個PCB板子相互連接之間的信號或電源在動作時，例如A板子有電源或信號送到B板子，一定會有等量的電流從地層流回到A板子 (此為Kirchoff current law)。這地層上的電流會找阻抗最小的地方流回去。所以，在各個不管是電源或信號相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個地方走)，降低對其它較敏感信號的影響。16、能介紹一些國外關(guān)于高速PCB設計的技術(shù)書籍和資料嗎？現(xiàn)在高速數(shù)字電

55、路的應用有通信網(wǎng)路和計算機等相關(guān)領(lǐng)域。在通信網(wǎng)路方面，PCB板的工作頻率已達GHz上下，迭層數(shù)就我所知有到40層之多。計算機相關(guān)應用也因為芯片的進步，無論是一般的PC或服務器(Server)，板子上的最高工作頻率也已經(jīng)達到400MHz (如Rambus) 以上。因應這高速高密度走線需求，盲埋孔(blind/buried vias)、mircrovias及build-up制程工藝的需求也漸漸越來越多。 這些設計需求都有廠商可大量生產(chǎn)。 以下提供幾本不錯的技術(shù)書籍： 1.Howard W. Johnson，“High-Speed Digital Design A Handbook of Black

56、 Magic”； 2.Stephen H. Hall，“High-Speed Digital System Design”； 3.Brian Yang，“Digital Signal Integrity”；4.Dooglas Brook，“Integrity Issues and printed Circuit Board Design”。17、兩個常被參考的特性阻抗公式：a.微帶線(microstrip) Z=87/sqrt(Er+1.41)ln5.98H/(0.8W+T) 其中，W為線寬，T為走線的銅皮厚度，H為走線到參考平面的距離，Er是PCB板材質(zhì)的介電常數(shù)(dielectric co

57、nstant)。此公式必須在0.1<(W/H)<2.0及1<(Er)<15的情況才能應用。 b.帶狀線(stripline) Z=60/sqrt(Er)ln4H/0.67(T+0.8W) 其中，H為兩參考平面的距離，并且走線位于兩參考平面的中間。此公式必須在W/H<0.35及T/H<0.25的情況才能應用。18、差分信號線中間可否加地線？差分信號中間一般是不能加地線。因為差分信號的應用原理最重要的一點便是利用差分信號間相互耦合(coupling)所帶來的好處，如flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線，便會破壞耦合效應。19、剛?cè)岚逶O計是否需要專用設計軟件與規(guī)范？國內(nèi)何處可以承接該類電路板加工？可以用一般設計PCB的軟件來設計柔性電路板(Flexible Printed Circuit)。一樣用Gerber格式給FPC廠商生產(chǎn)。由于制造的工藝和一般PCB不同，各個廠商