硬件描述語言與EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書(15年)

1、微電子學(xué)課程設(shè)計(jì)指導(dǎo)書硬件描述語言與EDA技術(shù)實(shí)踐（編寫人 陳先朝）第一部分：組合邏輯電路設(shè)計(jì)、仿真和下載驗(yàn)證實(shí)踐項(xiàng)目性質(zhì)：綜合訓(xùn)練所涉及課程：電路分析、數(shù)字電子技術(shù)基礎(chǔ)、硬件描述語言與EDA技術(shù)一、 實(shí)踐目的：1. 學(xué)習(xí)和初步掌握QuartusII軟件的基本操作；2. 通過38譯碼器的設(shè)計(jì)，掌握組合邏輯電路的設(shè)計(jì)方法，掌握其靜態(tài)測(cè)試的方法；3. 初步了解可編程器件設(shè)計(jì)的全過程，掌握原理圖的設(shè)計(jì)方法。二、 實(shí)踐步驟：說明：本實(shí)踐步驟較概要地介紹altera公司QuartusII9.1版本軟件的基本操作步驟，由于版本的不同，所介紹的界面可能會(huì)與其他版本的界面有所不同，請(qǐng)注意甄別。下載所選的芯片是

2、附錄的EL-EDA_VI型實(shí)驗(yàn)箱芯片，不同的實(shí)驗(yàn)箱，芯片是不一樣的，當(dāng)然分配管腳的信息也不一樣，設(shè)計(jì)時(shí)要先確認(rèn)用哪一種實(shí)驗(yàn)箱，本實(shí)踐室共有4種實(shí)驗(yàn)箱(詳見附錄)。讀者在通過本實(shí)踐后，將對(duì)QuartusII軟件及CPLD/FPGA的設(shè)計(jì)與應(yīng)用有一個(gè)比較完整的概念和思路。但因篇幅有限，僅僅介紹了QuartusII軟件的最基本、最常用的一些基本功能，更詳細(xì)的使用，請(qǐng)參閱該軟件的專門書籍。相信讀者在熟練使用本軟件以后，你定會(huì)發(fā)現(xiàn)該軟件還有好多非常方便、快捷、靈活的設(shè)計(jì)技巧與開發(fā)功能。1、打開QuartusII軟件。2、選擇路徑。選擇File/New Project Wizard，指定工作目錄，指定工程

3、和頂層設(shè)計(jì)實(shí)體名稱。每設(shè)計(jì)一個(gè)項(xiàng)目，都應(yīng)指定一個(gè)相應(yīng)的目錄，便于管理，因?yàn)樵诤竺娴木幾g、仿真與驗(yàn)證過程中，會(huì)產(chǎn)生許多相關(guān)文件。單擊“Next”。注意：工作目錄名、工程名、文件名不能有中文，也不能與庫中已有的基本器件名相同，否則編譯會(huì)出錯(cuò)。3、添加設(shè)計(jì)文件。如果有已經(jīng)建立好的Verilog或者原理圖等文件可以在File name中選擇路徑然后添加，或者選擇Add All添加所有可以添加的設(shè)計(jì)文件（.VHDL，.Verilog，原理圖等）。如果沒有直接點(diǎn)擊“Next”，等建立好工程后再添加也可。這里我們暫不添加。4、選擇FPGA器件。在Family中選擇Cyclone，Available devi

4、ce選擇EP1C12Q240(EL-EDA_VI型教學(xué)實(shí)踐系統(tǒng)所用的芯片)。點(diǎn)擊“Next”。5、選擇外部綜合器、仿真器和時(shí)序分析器。Quartus II支持外部工具，可通過選中來指定工具的路徑。這里我們不做選擇，默認(rèn)使用Quartus II自帶的工具。6、結(jié)束設(shè)置。單擊“Next”，彈出 “工程設(shè)置統(tǒng)計(jì)”窗口，上面列出了工程的相關(guān)設(shè)置情況。最后單擊“Finish”，結(jié)束工程設(shè)置。7、建立原理圖文件。如果在建立工程時(shí)沒有添加設(shè)計(jì)文件，這時(shí)可以新建文件再添加。也可通過選擇ProjectAddRemove Files In Project來添加外部文件。此處，選擇FileNewDesign Fil

5、esBlock DiagramSchmatic File，即是用原理圖方式進(jìn)行設(shè)計(jì)。8、添加文件到工程中。點(diǎn)擊“OK”并選擇FileSave As，選擇和工程相同的文件名。點(diǎn)擊“保存”，文件就被添加進(jìn)當(dāng)前的工程當(dāng)中。原理圖的文件名后綴件“.bdf”。9、原理圖建立完畢。這時(shí)，可以開始在原理圖上進(jìn)行設(shè)計(jì)了。提示：用戶可以在打開Quartus II后直接建立原理圖或者Verilog文件，選擇Save As，系統(tǒng)會(huì)提示是否要保存為工程文件，選擇建立工程文件，也可進(jìn)入工程文件建立流程。10、添加器件。雙擊畫圖區(qū)、或點(diǎn)擊畫圖工具中的“Symbol Tool”、或選擇菜單中的“Edit/Insert Sy

6、mbol”后會(huì)出現(xiàn)添加器件符號(hào)圖“Symbol”的對(duì)話框，從Quartus安裝目錄下的“Libraries/Primitives”庫中選取所要添加的器件、輸入端口、輸出端口、電源、接地等等，輸入端口和輸出端口修改成相應(yīng)的名稱。然后連線成如下圖所示的3-8譯碼器電路圖。11、編譯。選擇ProcessingStart Compilation，進(jìn)行編譯。成功編譯后出現(xiàn)如下對(duì)話框；如不成功，按信息提示進(jìn)行修改，直至成功編譯。12、功能仿真驗(yàn)證通過編譯后，可以利用Quartus II的強(qiáng)大功能，對(duì)所設(shè)計(jì)的工程進(jìn)行功能仿真驗(yàn)證或時(shí)序仿真驗(yàn)證，以軟件驗(yàn)證設(shè)計(jì)的正確性。選擇FileNewVerificatio

7、n/Debugging FilesVector Waveform FileOK(如下圖所示)，創(chuàng)建波形文件。選擇FileSave As，另存為.vwf后綴的波形文件。在新的波形文件中選入需要驗(yàn)證的引腳，通過在左邊窗欄里點(diǎn)擊鼠標(biāo)右鍵，選InsertInsert Node or Bus，在打開的對(duì)話框中點(diǎn)擊Node Finder，出現(xiàn)另外一個(gè)對(duì)話框，再點(diǎn)擊List，選擇所要觀察的信號(hào)引腳(選中引腳名，再點(diǎn)“>”鍵)，如下圖所示。點(diǎn)擊OK后，顯示了如下圖所示的所要觀察的信號(hào)引腳的波形文件。選擇Assignments SettingsSimulator Settings，如下圖所示。在Simul

8、ation modek設(shè)置Function類型仿真，再點(diǎn)擊OK。仿真步長(zhǎng)和周期在菜單中的Edit/Grid Size 和End Time 中設(shè)置。為了觀察輸出信號(hào)值的正確與否，必須設(shè)置引腳的輸入信號(hào)值。例如：設(shè)置輸入A端口的信號(hào)值時(shí)，先選中A端口，再點(diǎn)擊左工具欄中帶有“C”的按鈕，出現(xiàn)如下圖所示“Count Value”對(duì)話框進(jìn)行設(shè)置。對(duì)于本例，所有輸入端口設(shè)置好的信號(hào)值如下圖所示。設(shè)置完畢之后，點(diǎn)擊ProcessingGenerate Functional Simulator NetList，生產(chǎn)網(wǎng)表文件之后，點(diǎn)擊ProcessingStart Simulator，進(jìn)行功能仿真，然后驗(yàn)證邏輯

9、功能是否正確。如果與所設(shè)計(jì)的功能不一致，修改設(shè)計(jì)，再仿真(注意：每次修改都要重新編譯)，直至符合設(shè)計(jì)要求。下圖是本例的最終仿真結(jié)果。13、添加管腳信息在此設(shè)計(jì)中，只有6個(gè)輸入端和8個(gè)輸出端。對(duì)EL-EDA_VI型實(shí)驗(yàn)箱，要求將未分配的管腳置為三態(tài)輸入，否則可能導(dǎo)致主芯片或外圍芯片損壞。具體設(shè)置是：AssignmentsDeviceDeviceDevice & Pin OptionsUnused PinsReserve all unused pins：AS input tri-stated，如下圖所示。選擇Assignments/Assignment Editor，在Edit中，選擇No

10、de Finder，彈出“Node Finder”對(duì)話框。在Node Fider中，選擇List顯示所有節(jié)點(diǎn)信息，然后全部選中。14、為每個(gè)節(jié)點(diǎn)分配引腳。在Category中，選中Pin；在Edit下面的“To”和“Location”中，分別為輸入和輸出端口指定芯片的引腳，如下圖所示。然后再進(jìn)行編譯，即運(yùn)行“Start Compilation”。15、下載 下載這一步驟要在PC機(jī)與實(shí)驗(yàn)箱通信線連上、實(shí)驗(yàn)箱的連接線也按要求接上以后，才有意義，這一部分工作須在實(shí)踐室中進(jìn)行。下載之前，須對(duì)PC機(jī)的硬件進(jìn)行設(shè)置(參見其他相關(guān)資料)。下載可以選擇JTAG方式和AS方式（JTAG下載方式把文件直接下載到F

11、PGA里面，AS下載方式把文件下載到配置芯片里面，因此可以掉電存儲(chǔ)）。選擇ToolProgrammer，選擇JTAG下載方式，選擇Add File，添加.sof文件（AS下載選擇.pof文件）并選中Program/Configure，點(diǎn)擊“Start”后開始下載。第一次使用下載時(shí)，首先點(diǎn)擊“Hardware Setup.”，打開Hardware Setup對(duì)話框，然后點(diǎn)擊Add Hardware，選擇ByteBlasterII后單擊“Select Hardware”，選擇下載形式為ByteBlasterII。三、實(shí)踐接線及說明功能選擇位VGA3.0狀態(tài)為0001，即16位撥碼SW16SW1被選

12、中輸出到總線BUS_D15.0。所以，A、B、C、G1、G2AN、G2BN分別對(duì)應(yīng)EDA-VI實(shí)驗(yàn)箱底板SW1SW6。Y0NY7N分別對(duì)應(yīng)EDA-VI實(shí)驗(yàn)箱底板IO9IO16。用導(dǎo)線將IO9IO16與8位LED L1L8相連，LED為低電平點(diǎn)亮。控制撥碼開關(guān)SW1SW6，使G1為高電平，G2AN和G2BN為低電平，分別改變A、B和C，觀察L1L8顯示狀態(tài)是否與預(yù)期輸出結(jié)果一致。四、實(shí)踐記錄控制端口輸入數(shù)據(jù)輸出數(shù)據(jù)G1G2ANG2BNABCY0NY1NY2NY3NY4NY5NY6NY7N五、實(shí)踐報(bào)告1. 敘述完成實(shí)踐中的內(nèi)容；2. 總結(jié)基于Quartus系統(tǒng)用圖形法進(jìn)行邏輯電路進(jìn)行設(shè)計(jì)、仿真的主

13、要操作步驟；3. 討論自己在設(shè)計(jì)過程中遇到的問題，解決過程以及收獲、體會(huì)。第二部分：時(shí)序邏輯電路設(shè)計(jì)、仿真和下載驗(yàn)證實(shí)踐項(xiàng)目性質(zhì)：綜合訓(xùn)練所涉及課程：電路分析、數(shù)字電子技術(shù)基礎(chǔ)、硬件描述語言與EDA技術(shù)一、 實(shí)踐目的：1. 學(xué)習(xí)和掌握QuartusII軟件的操作；2. 通過設(shè)計(jì)24進(jìn)制的計(jì)數(shù)器，掌握時(shí)序邏輯電路的設(shè)計(jì)方法；3. 掌握基于可編程器件的Verilog硬件描述語言的設(shè)計(jì)方法。二、 實(shí)踐步驟：1. 源程序輸入所有的實(shí)踐步驟均類同于第一部分。不同之處：第一部分是原理圖的設(shè)計(jì)文件格式.bdf；這一部分是Verilog文本的設(shè)計(jì)文件格式.v。建立方法：選擇File/New/ Design F

14、iles/Verilog HDL File，出現(xiàn)如下圖所示界面，點(diǎn)擊OK同，即可進(jìn)行Verilog HDL源程序的設(shè)計(jì)輸入。本實(shí)驗(yàn)以設(shè)計(jì)一個(gè)24進(jìn)制計(jì)數(shù)器為例，其Verilog HDL參考源程序如下：module counter24(seg_led,sel,vga,clk,clk100);output 7:0 seg_led,sel;output 3:0 vga;input clk,clk100;reg scan;reg 7:0 seg_led,sel;reg 3:0 CntH,CntL,number;wire 3:0vga;assign vga=4'b0010; / EL-EDA_V

15、I型實(shí)驗(yàn)箱功能選擇，使用右端8個(gè)數(shù)碼管always(posedge clk )beginif(CntH=2)&&(CntL>=3) /當(dāng)計(jì)數(shù)為23時(shí)，下一個(gè)脈沖置零CntH,CntL<=8'h00;else if(CntL=9) /當(dāng)個(gè)位為9時(shí)，下一個(gè)脈沖個(gè)位置零，十位加1beginCntH<=CntH+1'b1;CntL<=4'b0000;endelse /下一個(gè)脈沖個(gè)位加1begin CntH<=CntH; CntL<=CntL+1'b1;endendalways (posedge clk100) /設(shè)置數(shù)

16、碼管動(dòng)態(tài)掃描信號(hào)scanbeginif (clk100=1)scan<= scan;endalways (scan) /進(jìn)行數(shù)碼管位選，低電平有效begincase (scan)1'b0: begin number<=CntL;sel<=8'b11111110; end /選擇個(gè)位數(shù)碼管1'b1: begin number<=CntH;sel<=8'b11111101; end /選擇十位數(shù)碼管default:sel<=8'b11111111; /其它數(shù)碼管無效endcasealways (number)/BCD碼譯成

17、七段數(shù)管碼(其陰極)顯示，最低位為a，最高位為小數(shù)點(diǎn)begincase (number ) 4'b0000: seg_led = 8'b00111111; /數(shù)管碼顯示04'b0001: seg_led = 8'b00000110; /數(shù)管碼顯示14'b0010: seg_led = 8'b01011011; /數(shù)管碼顯示24'b0011: seg_led = 8'b01001111; /數(shù)管碼顯示34'b0100: seg_led = 8'b01100110; /數(shù)管碼顯示44'b0101: seg_le

18、d = 8'b01101101; /數(shù)管碼顯示54'b0110: seg_led = 8'b01111101; /數(shù)管碼顯示64'b0111: seg_led = 8'b00000111; /數(shù)管碼顯示74'b1000: seg_led = 8'b01111111; /數(shù)管碼顯示84'b1001: seg_led = 8'b01101111; /數(shù)管碼顯示9default: seg_led = 8'b00000000; /其他情況數(shù)管碼不顯示endcase endendmodule2. 仿真結(jié)果除了驗(yàn)證輸入和輸出引

19、腳信號(hào)外，要驗(yàn)證中間信號(hào)或變量的情況時(shí)，打開波形文件EditInsertInsert Node or BusNode FinderFilter中選擇“Design Entry(All names)”，再點(diǎn)擊“List”，選擇所要觀察的信號(hào)。本例的仿真結(jié)果如下圖所示：從上圖可以看出，隨著計(jì)數(shù)時(shí)鐘“clk1”的變化，個(gè)位CntL從09變化，十位CntH從02變化，但當(dāng)十位CntH為2時(shí)，個(gè)位CntL變到3時(shí)，個(gè)位和十位一起回到0，從而實(shí)現(xiàn)24進(jìn)制計(jì)數(shù)器的功能。隨著掃描時(shí)鐘“clk100”的變化，掃描信號(hào)“scan”01變化。當(dāng)“scan”為“0”時(shí)，輸出“11111110”(低電平有效)使個(gè)位數(shù)碼

20、管亮，顯示“CntL”數(shù)字；當(dāng)“scan”為“1”時(shí)，輸出“11111101”使十位數(shù)碼管亮，顯示“CntH”數(shù)字，從而實(shí)現(xiàn)數(shù)碼管的動(dòng)態(tài)掃描。3. 分配引腳記住，對(duì)于EL-EDA_VI型實(shí)驗(yàn)箱，要求將未分配的管腳置為三態(tài)輸入：AssignmentsDeviceDeviceDevice & Pin OptionsUnused PinsReserve all unused pins：AS input tri-stated。分配管腳的結(jié)果如下圖所示。4. 下載按管腳分配在EDA-VI實(shí)驗(yàn)箱上接好線，按本指導(dǎo)書的第一部分中二(15)中“下載”說明進(jìn)行下載。三、實(shí)踐接線及說明使用EL-EDA_V

21、I型實(shí)驗(yàn)箱，所以，功能選擇位VGA3.0狀態(tài)為0010，即對(duì)應(yīng)實(shí)驗(yàn)箱的右上角的8個(gè)數(shù)碼管，數(shù)字總線的低8位BUS_D7.0與數(shù)碼管的7段總和小數(shù)點(diǎn)相連，數(shù)字總線的高8位BUS_D15.8與8個(gè)數(shù)碼管相連。用導(dǎo)線將IO_CLK與IO3相連，P8與IO9相連，觀察兩個(gè)數(shù)碼管顯示是否與預(yù)期一致。四、實(shí)踐報(bào)告1. 敘述完成實(shí)踐中的內(nèi)容；2. 總結(jié)基本Quartus系統(tǒng)用Verilog硬件描述語言進(jìn)行時(shí)序邏輯電路進(jìn)行設(shè)計(jì)、仿真的主要操作步驟；3. 討論自己在設(shè)計(jì)過程中遇到的問題，解決的過程以及收獲、體會(huì)。第三部分：Verilog綜合性設(shè)計(jì)、仿真和下載驗(yàn)證實(shí)踐項(xiàng)目性質(zhì)：綜合訓(xùn)練所涉及課程：電路分析、數(shù)字電

22、子技術(shù)基礎(chǔ)、硬件描述語言與EDA技術(shù)一、目的與任務(wù)1.1 熟練掌握EDA工具軟件Quartus的使用；1.2 熟悉用Verilog硬件描述語言描述數(shù)字電路；1.3學(xué)會(huì)使用Verilog進(jìn)行大規(guī)模集成電路設(shè)計(jì)；1.4學(xué)習(xí)用CPLD/FPGA實(shí)踐系統(tǒng)硬件驗(yàn)證電路設(shè)計(jì)的正確性；1.5初步掌握EDA技術(shù)并具備一定的可編程邏輯芯片的開發(fā)能力。二、教學(xué)內(nèi)容基本要求2.1設(shè)計(jì)題目（1） 指定題目：學(xué)號(hào)尾號(hào) 題目名稱1 數(shù)字秒表2 簡(jiǎn)易數(shù)字鐘3 簡(jiǎn)易頻率計(jì)4 彩燈控制器5 交通燈控制器6 四路智力競(jìng)賽搶答器7 簡(jiǎn)易微波爐控制器8 表決器9 數(shù)字密碼鎖0 多功能計(jì)數(shù)器每個(gè)題目的內(nèi)容要求詳見附錄。（2） 自選題目

23、：每個(gè)學(xué)生可自選上述題目之外的其他題目，但難度不能低原來的題目且需經(jīng)指導(dǎo)教師同意。2.2設(shè)計(jì)內(nèi)容（1） 系統(tǒng)功能分析；（2） 實(shí)現(xiàn)系統(tǒng)功能的方案設(shè)計(jì)；（3） 編寫各功能模塊Verilog語言程序；（4） 對(duì)各功能模塊進(jìn)行編譯、綜合、仿真和驗(yàn)證；（5） 總系統(tǒng)(頂層文件)設(shè)計(jì)；（6） 對(duì)整個(gè)系統(tǒng)進(jìn)行編譯、綜合、仿真和驗(yàn)證；（7） 在CPLD/FPGA實(shí)踐開發(fā)系統(tǒng)試驗(yàn)箱上進(jìn)行硬件驗(yàn)證；（8） 撰寫報(bào)告。2.3設(shè)計(jì)要求（1） 按所布置的題目要求，每一位學(xué)生獨(dú)立完成全過程；（2） 分模塊層次化設(shè)計(jì)；（3） 各功能模塊的底層文件必須用Verilog語言設(shè)計(jì)，頂層文件可用Verilog語言設(shè)計(jì)，也可以用原

24、理圖設(shè)計(jì)。三、主要教學(xué)環(huán)節(jié)3.1設(shè)計(jì)時(shí)間安排第一天：布置設(shè)計(jì)題目和設(shè)計(jì)要求；收集相關(guān)資料。第二天：設(shè)計(jì)方案分析與確定；編寫Verilog源程序。第三天：編寫Verilog源程序；編譯、綜合、仿真、定時(shí)分析、適配。第四天：下載和硬件驗(yàn)證；驗(yàn)收。第五天：下載和硬件驗(yàn)證；驗(yàn)收；撰寫報(bào)告。注：各人可根據(jù)自己的時(shí)間安排，靈活掌握，并盡可能提前完成。鼓勵(lì)提前在實(shí)踐設(shè)計(jì)周之前課外時(shí)間先做。3.2指導(dǎo)與答疑現(xiàn)場(chǎng)有教師答疑，學(xué)生有疑難問題可找教師答疑。教師一般只提供指導(dǎo)性意見，學(xué)生應(yīng)充分發(fā)揮主觀能動(dòng)性，提高分析問題和解決問題的能力。3.3成績(jī)考評(píng)教師根據(jù)學(xué)生設(shè)計(jì)和下載全過程的完成情況、答辯成績(jī)和課程設(shè)計(jì)報(bào)告書綜

25、合評(píng)出該課程設(shè)計(jì)成績(jī)。四、設(shè)計(jì)報(bào)告的內(nèi)容和要求（1） 設(shè)計(jì)報(bào)告的內(nèi)容必須包括上述設(shè)計(jì)內(nèi)容的每一項(xiàng)；（2） 所設(shè)計(jì)系統(tǒng)的功能要求與分析；（3） 設(shè)計(jì)思路分析，設(shè)計(jì)方案合理性分析與選擇；（4） Verilog源程序；（5） 在Quartus軟件平臺(tái)上進(jìn)行Verilog編輯、編譯、綜合、仿真、定時(shí)分析、適配和配置的情況；（6） 在CPLD/FPGA實(shí)踐系統(tǒng)上下載，進(jìn)行硬件驗(yàn)證情況；（7） 設(shè)計(jì)與下載過程中所遇到的問題和解決方法；（8） 總結(jié)設(shè)計(jì)收獲與體會(huì)。五、設(shè)計(jì)所用儀器設(shè)備和材料清單PC機(jī)，Quartus軟件，KHF3型CPLD/FPGA實(shí)踐開發(fā)系統(tǒng)，或TDEDA實(shí)踐開發(fā)系統(tǒng)，或EL-EDA_VI

26、型教學(xué)實(shí)踐系統(tǒng)，打印機(jī)，墨盒，打印紙。注：實(shí)踐室共有上述三種硬件下載系統(tǒng)，即：KHF3型CPLD/FPGA實(shí)踐開發(fā)系統(tǒng)，TDEDA實(shí)踐開發(fā)系統(tǒng)，EL-EDA_VI實(shí)踐系統(tǒng)，EL-EMCU-I實(shí)驗(yàn)系統(tǒng)，可根據(jù)自己的設(shè)計(jì)內(nèi)容、資源要求及喜好，選擇其中的一種作為自己的實(shí)踐開發(fā)系統(tǒng)。六、預(yù)習(xí)與參考（1） 自編指導(dǎo)書；（2） Verilog與EDA相關(guān)教程：a) 潘松等編著，EDA技術(shù)與Verilog HDL ，電子工業(yè)出版社，2013年；b) 現(xiàn)代數(shù)字電子技術(shù)及Verilog設(shè)計(jì)，清華大學(xué)出版社，2014年； c) 王金明等編著，EDA技術(shù)與Verilog HDL設(shè)計(jì)，電子工業(yè)出版社，2013年；d)

27、 劉靳等編著，Verilog程序設(shè)計(jì)與EDA ，西安電子科技大學(xué)出版社，2012年；e) 劉福奇主編，Verilog HDL 應(yīng)用程序設(shè)計(jì)實(shí)例精講，電子工業(yè)出版社，2012年；f) 周潤(rùn)景等主編，基于Quartus 的數(shù)字系統(tǒng)Verilog HDL設(shè)計(jì)實(shí)例詳解，電子工業(yè)出版社，2010年。（3） 相關(guān)的電子技術(shù)基礎(chǔ)。附錄：題目及內(nèi)容要求1. 數(shù)字秒表設(shè)計(jì)一塊數(shù)字秒表，能夠精確反映計(jì)時(shí)時(shí)間，并完成復(fù)位、計(jì)時(shí)功能。秒表計(jì)時(shí)的最大范圍為1小時(shí)，精度為0.01秒，并可顯示計(jì)時(shí)時(shí)間的分、秒、0.01秒等度量。用六位數(shù)碼管顯示時(shí)間。2. 簡(jiǎn)易數(shù)字鐘設(shè)計(jì)一個(gè)以“秒”為基準(zhǔn)信號(hào)的簡(jiǎn)易數(shù)字鐘，顯示時(shí)、分、秒，同

28、時(shí)可實(shí)現(xiàn)整點(diǎn)報(bào)時(shí)和清零。3. 簡(jiǎn)易頻率計(jì)設(shè)計(jì)一個(gè)簡(jiǎn)易的6位十進(jìn)制頻率計(jì)，可測(cè)量的信號(hào)頻率范圍從1Hz到999999Hz，并顯示被測(cè)頻率值。4. 彩燈控制器設(shè)計(jì)一個(gè)多路彩燈控制器，能夠在4種不同的彩燈花樣之間進(jìn)行循環(huán)變化，并可設(shè)置花型變化的節(jié)奏，且可進(jìn)行復(fù)位。5. 交通燈控制器設(shè)計(jì)一個(gè)十字路口的交通燈控制器，能顯示十字路口東西、南北兩個(gè)方向的紅、黃、綠燈的指示狀態(tài)。要求兩條交叉道路上的車輛交替運(yùn)行，東西方向通行時(shí)間為30秒，南北方向通行時(shí)間為20秒。東西方向通行30秒時(shí)，該方向綠燈亮25秒后黃燈亮5秒，南北方向紅燈亮30秒；南北方向通行20秒時(shí)，該方向綠燈亮15秒后黃燈亮5秒，東西方向紅燈亮20

29、秒?？刂破饔袕?fù)位功能，顯示時(shí)間功能。6. 四路智力競(jìng)賽搶答器設(shè)計(jì)一個(gè)可容納四組參賽者同時(shí)搶答的數(shù)字搶答器。主持人可控制系統(tǒng)的清零和搶答的開始，控制電路可實(shí)現(xiàn)最快搶答選手按鍵搶答的判別和鎖定功能，并禁止后續(xù)其他選手搶答。搶答選手確定后給出選手編號(hào)的顯示，搶答選手的編號(hào)顯示保持到系統(tǒng)被清零為止，若提前搶答則對(duì)相應(yīng)的搶答組發(fā)出警報(bào)。7. 簡(jiǎn)易微波爐控制器設(shè)計(jì)一個(gè)簡(jiǎn)易微波爐控制器，要求能控制烹調(diào)的開關(guān)，并顯示烹調(diào)狀態(tài)進(jìn)行和結(jié)束。同時(shí)，設(shè)置固定烹調(diào)時(shí)間，并顯示烹調(diào)所剩時(shí)間（假設(shè)系統(tǒng)最長(zhǎng)的烹調(diào)時(shí)間為9秒）。8. 表決器設(shè)計(jì)一個(gè)七人表決器，當(dāng)贊成人數(shù)大于等于四時(shí)顯示表決通過，同時(shí)分別將投票中贊成的人數(shù)和反對(duì)

30、的人數(shù)在數(shù)碼管上顯示出來。9. 數(shù)字密碼鎖設(shè)計(jì)一個(gè)數(shù)字密碼鎖，用戶可輸入4位的二進(jìn)制數(shù)，連續(xù)輸入3次不正確則報(bào)警。開鎖密碼可手動(dòng)預(yù)置，并可進(jìn)行修改密碼，取消報(bào)警。10. 多功能計(jì)數(shù)器設(shè)計(jì)一個(gè)20進(jìn)制多功能計(jì)數(shù)器，實(shí)現(xiàn)從019連續(xù)變化和038偶數(shù)變化的遞增與遞減四種功能，兩位數(shù)碼管顯示計(jì)數(shù)值。注：上述題目設(shè)計(jì)內(nèi)容是最基本的要求，各人可根據(jù)自己的學(xué)習(xí)情況和時(shí)間安排，進(jìn)一步擴(kuò)展設(shè)計(jì)內(nèi)容。附錄：KHF3型CPLD/FPGA實(shí)踐開發(fā)系統(tǒng)資料注：該系統(tǒng)的芯片引腳已與外部資源固定連接好，下載時(shí)不必自己接線。用第三方軟件CPLDDN2005下載。實(shí)驗(yàn)箱數(shù)量3臺(tái)。1. 所用芯片：ACEX1K系列的EP1K30Q

31、C208-3，引腳為208個(gè)，5980邏輯單元。2. 方波時(shí)鐘源：22.1184M，10M，4M分別對(duì)應(yīng)管腳：P80(表示第80個(gè)芯片管腳)，P183，P184。一次只能用一個(gè)時(shí)鐘源。 該系統(tǒng)還提供約1Hz1MHz連續(xù)可調(diào)的時(shí)鐘信號(hào)，對(duì)應(yīng)管腳P78，通過調(diào)節(jié)短路夾J1(粗調(diào))和J2(細(xì)調(diào))來改變其輸出頻率值(逆時(shí)針旋轉(zhuǎn)可變電阻增加頻率值)。該時(shí)鐘信號(hào)只允許用作被測(cè)信號(hào)輸入。3. 輸入開關(guān)：有個(gè)數(shù)據(jù)開關(guān)（SW1SW16），4個(gè)脈沖開關(guān)（KP1KP4）。在通常狀態(tài)下數(shù)據(jù)開關(guān)和脈沖開關(guān)為低電平。數(shù)據(jù)開關(guān)和脈沖開關(guān)可配合使用，也可單獨(dú)使用。若二者配合使用，在數(shù)據(jù)開關(guān)為低電平時(shí)，按下脈沖開關(guān)則產(chǎn)生一個(gè)高

32、脈沖；在數(shù)據(jù)開關(guān)為高電平時(shí)，按下脈沖開關(guān)則產(chǎn)生一個(gè)低脈沖。其中個(gè)數(shù)據(jù)開關(guān)與芯片管腳的連接情況依次為:SW1-P28，SW2-P29，SW3-P30，SW4-P31，SW5-P38，SW6-P39，SW7-P40，SW8-P41，SW9-P44，SW10-P45，SW11-P46，SW12-P47，SW13-P53，SW14-P54，SW15-P55，SW16-P56。同時(shí)與數(shù)據(jù)開關(guān)和CPLD相應(yīng)引腳相連的還有16個(gè)LED顯示管，可以作為輸出使用。在作為輸出時(shí)，不論數(shù)據(jù)開關(guān)和脈沖開關(guān)為高電平還是低電平，均不影響其狀態(tài)。脈沖開關(guān)（KP1KP4）與芯片管腳的連接情況依次為P28，P29，P30，P3

33、1。脈沖開關(guān)在沒有按下時(shí)為低電平，按下時(shí)則轉(zhuǎn)為高電平，經(jīng)RS觸發(fā)器去抖動(dòng)之后，便可實(shí)現(xiàn)在數(shù)據(jù)開關(guān)為高電平時(shí)產(chǎn)生一個(gè)負(fù)脈沖，在數(shù)據(jù)開關(guān)為低電平時(shí)產(chǎn)生一個(gè)正脈沖。此電路適合作計(jì)數(shù)器、暫存器的脈沖輸入、分析測(cè)試觀察用。4. 數(shù)碼管：本實(shí)踐系統(tǒng)有0個(gè)數(shù)碼管（SEG1SEG10），采用共陰極段LED顯示。其中SEG1SEG6采用靜態(tài)顯示方式，SEG7SEG10采用動(dòng)態(tài)掃描顯示方式。SEG1排在最右邊，SEG10排在最左邊。數(shù)碼管SEG1SEG10與CPLD的對(duì)應(yīng)管腳接法為：SEG1(a,b,c,d,e,f,g,p) P141，P142，P143，P144，P147，P148，P149，P150；SEG2

34、(a,b,c,d,e,f,g,p) P157，P158，P159，P160，P161，P162，P163，P164；SEG3(a,b,c,d,e,f,g,p) P166，P167，P168，P169，P170，P172，P173，P174；SEG4(a,b,c,d,e,f,g,p) P175，P176，P177，P179，P180，P186，P187，P189；SEG5(a,b,c,d,e,f,g,p) P190，P191，P192，P193，P195，P196，P197，P198；SEG6(a,b,c,d,e,f,g,p) P199，P200，P202，P203，P204，P205，P206

35、，P207；其中SEG1SEG6的段LED顯示輸入端分別與個(gè)LED管相連且同時(shí)顯示。SEG7SEG10的共陰公共端G經(jīng)反向器分別與芯片的對(duì)應(yīng)管腳P24，P25，P26，P27相連，由其控制實(shí)現(xiàn)各位分時(shí)選通，動(dòng)態(tài)掃描。SEG7SEG10(a，b，c，d，e，f，g，p)的各段與芯片引腳的對(duì)應(yīng)關(guān)系為：P10、P11、P12、P13、P16、P17、P18、P19。5. LED燈：有兩排LED燈，上排為7個(gè)紅色LED燈，對(duì)應(yīng)數(shù)碼管SEG5，從左到右對(duì)應(yīng)的芯片管腳為P190，P191，P192，P193，P195，P196，P197，P198；下排為7個(gè)綠色LED燈，對(duì)應(yīng)數(shù)碼管SEG6，從左到右對(duì)應(yīng)的

36、芯片管腳為P199，P200，P202，P203，P204，P205，P206，P207。6. 小鍵盤主板上有一組矩陣式4×4鍵盤(如下圖所示)，行線(從上至下)連接CPLD芯片的管腳P119、P120、P121、P122，列線(從左到右)連接CPLD芯片的管腳P111、P112、P115、P116。圖-1 鍵盤與CPLD芯片的接口示意圖附錄：TDEDA實(shí)踐系統(tǒng)資料注：該系統(tǒng)的芯片引腳只與開發(fā)板上的連接座接好，沒有與外部資源連接，下載時(shí)必須自己進(jìn)行芯片引腳連接座與外部資源連接座之間的連線。用Quartus II/Tools/Programmer下載。實(shí)驗(yàn)箱數(shù)量10臺(tái)。1. 所用芯片：

37、Cyclone系列的EP1C6Q240C8，引腳為240個(gè)，集成度為3萬門。2. 芯片引腳與開發(fā)板上的連接座的對(duì)應(yīng)關(guān)系：表-1 芯片引腳與開發(fā)板上的連接座的對(duì)應(yīng)關(guān)系FPGA引腳連接座FPGA引腳連接座FPGA引腳連接座2IO144IO23166IO443IO245IO24167IO454IO346IO25168IO465IO447IO26169IO476IO548IO27170IO487IO649IO28173IO498IO750IO29174IO5011IO853IO30175IO5112IO954IO31176IO5213IO1055IO32177IO5314IO1156IO33178IO

38、5415IO1257IO34179IO5516IO13131RST180IO5617IO14152CLK3181IO5718IO15153CLK(50M)182IO5819IO16156IO35183IO5920IO17158IO36184IO6021IO18159IO37185IO6123IO19160IO38186IO6228CLK0161IO39187IO6329CLK1162IO40188IO6441IO20163IO41193IO6542IO21164IO42194IO6643IO22165IO433. 方波信號(hào)源提供20M、10M、1M、100K、10K、1K、100Hz、10Hz

39、、1Hz等9種頻率脈沖，用于數(shù)字系統(tǒng)設(shè)計(jì)中提供時(shí)鐘信號(hào)。4. 七段數(shù)碼管顯示單元七段數(shù)碼管顯示單元使用了八個(gè)共陰極七段數(shù)碼管，作為輸出顯示，其原理如圖-1所示。圖-1 七段數(shù)碼管顯示單元原理圖5. 交通燈單元交通燈單元模擬了一個(gè)十字路口的交通燈。采用正邏輯，其原理與LED顯示單元相同。東西南北四個(gè)方向各有一組綠、黃、紅三個(gè)LED燈。6. 點(diǎn)陣單元點(diǎn)陣單元由四個(gè)8×8點(diǎn)陣器件構(gòu)成一個(gè)16×16的點(diǎn)陣。其中R1R16為行控信號(hào)線，L1L16為列控制信號(hào)。給某行低電平、某列高電平，則對(duì)應(yīng)的LED點(diǎn)亮，如使R1為0，L1為1，則左上角的LED點(diǎn)亮。其原理如圖-2所示。圖-2 點(diǎn)陣單

40、元原理圖7. LED顯示單元LED顯示單元提供了16個(gè)顯示燈，采用正邏輯指示邏輯電平。其原理如圖-3所示。從左到右4個(gè)紅色、4個(gè)綠色、4個(gè)紅色、4個(gè)綠色順序排列。圖-3 LED顯示單元原理圖8. 開頭單元開頭單元提供了16組撥動(dòng)及顯示燈，開頭撥上為“1”，顯示燈亮。開頭撥下為“0”，顯示燈滅。其原理如圖-4所示。圖-4 開頭單元原理圖9. 鍵盤單元鍵盤單元由16個(gè)按鍵構(gòu)成一個(gè)4×4鍵盤掃描陣列。其原理如圖-5所示。圖-5 鍵盤單元原理圖10. 單脈沖單元單脈沖單元提拱兩個(gè)單脈沖觸發(fā)器，由與非門和微動(dòng)開頭等構(gòu)成兩路R-S觸發(fā)器。輸出分為上升沿和下降沿，分別以“+”和“-”表示。其原理如

41、圖-6所示。圖-6 單脈沖單元原理圖11. 液晶顯示單元液晶顯示單元使用的是16×2字符型液晶顯示器，控制器為HD44780。其原理如圖-7所示。如果要使用液晶顯示單元需要將JP5短路塊到VCC處給液晶顯示單元供電。12. VGA單元VGA單元提供EDA實(shí)踐系統(tǒng)與VGA顯示器之間通信控制功能。VGA彩色顯示器使用640×480的分辯率，60Hz刷新率。其原理如圖-8所示。圖-7 液晶顯示單元原理圖 圖-8 VGA單元原理圖附錄：EL-EDA_VI型教學(xué)實(shí)踐系統(tǒng)資料注：該系統(tǒng)的芯片引腳只與開發(fā)板上的連接座接好，沒有與外部資源連接，下載時(shí)必須自己進(jìn)行芯片引腳連接座與外部資源連接

42、座之間的連線。用Quartus II/Tools/Programmer下載。未分配的管腳置為必須三態(tài)輸入：AssignmentsDeviceDeviceDevice & Pin OptionsUnused PinsReserve all unused pins：AS input tri-stated。如未將未分配管腳置為三態(tài)輸入，將可能導(dǎo)致主芯片或外圍芯片損壞。如果用到EDA-VI底板的資源時(shí)，一定要設(shè)置VGA3.0的4位功能位，并且設(shè)置值一定要與所要求的功能相對(duì)應(yīng)，否則可能對(duì)硬件造成損傷。一、 所用芯片：Cyclone系列的EP1C12Q240C8，引腳為240個(gè)，集成度65萬門。二

43、、 芯片引腳與開發(fā)板（CPU板）上器件的對(duì)應(yīng)關(guān)系：1. 芯片引腳與開發(fā)板上的連接座的對(duì)應(yīng)關(guān)系表-1 PORT_A信號(hào)分配PORT AFPGA信號(hào)PORT AFPGA信號(hào)PIN_1+5VPIN_2+5VPIN_3GNDPIN_4GNDPIN_5PIN_105ED0PIN_6PIN_104ED1PIN_7PIN_101ED2PIN_8PIN_100ED3PIN_9PIN_85ED4PIN_10PIN_84ED5PIN_11PIN_83ED6PIN_12PIN_82ED7PIN_13PIN_86ED8PIN_14PIN_87ED9PIN_15PIN_88ED10PIN_16PIN_93ED11PIN

44、_17PIN_94ED12PIN_18PIN_95ED13PIN_19PIN_98ED14PIN_20PIN_99ED15PIN_21PIN_128EA0PIN_22PIN_115EA1PIN_23PIN_114EA2PIN_24PIN_113EA3PIN_25PIN_108EA4PIN_26PIN_107EA5PIN_27PIN_78EA6PIN_28PIN_77EA7PIN_29PIN_76EA8PIN_30PIN_75EA9PIN_31PIN_74EA10PIN_32PIN_65EA11PIN_33PIN_66EA12PIN_34PIN_67EA13PIN_35PIN_68EA14PIN

45、_36PIN_73EA15PIN_37PIN_18CS0PIN_38PIN_17CS1PIN_39PIN_16CS2PIN_40PIN_15CS3PIN_41PIN_11CS4PIN_42PIN_12CS5PIN_43PIN_13CS6PIN_44PIN_14CS7PIN_45PIN_49/WRPIN_46PIN_53/RDPIN_47PIN_54/WAITPIN_48PIN_55RESETPIN_49PIN_56/RESETPIN_50PIN_159/INT0PIN_51PIN_159/INT0PIN_52PIN_159/INT0PIN_53PIN_159/INT0PIN_54PIN_159

46、/INT0PIN_55PIN_8T/C_OUTPIN_56PIN_8T/C_OUTPIN_57PIN_4SPI_NSS0PIN_58PIN_5SPI_CLK0PIN_59PIN_6SPI_MISO0PIN_60PIN_7SPI_MOSI0表-2 PORT_B信號(hào)分配PORT AFPGA信號(hào)PORT AFPGA信號(hào)PIN_1NCPIN_2NCPIN_3NCPIN_4NCPIN_5PIN_124SPI_NSS1PIN_6PIN_125SPI_CLK1PIN_7PIN_126SPI_MISO1PIN_8PIN_127SPI_MOSI1PIN_9*PIN_156NCPIN_10*PIN_158NCPI

47、N_11(PIN_59)UART_RX_EXTPIN_12(PIN_60)UART_TX_EXTPIN_13NCPIN_14NCPIN_15PIN_159ALEPIN_16*PIN_39PIN_17*PIN_28PIN_18*PIN_38PIN_19PIN_29PIN_20NCPIN_21NCPIN_22NCPIN_23NCPIN_24NCPIN_25*PIN_132AGIO0PIN_26*PIN_133AGIO1PIN_27*PIN_134AGIO2PIN_28*PIN_135AGIO3PIN_29*PIN_136AGIO4PIN_30*PIN_137AGIO5PIN_31*PIN_138A

48、GIO6PIN_32*PIN_139AGIO7PIN_33PIN_140BGIO0PIN_34PIN_160BGIO1PIN_35*PIN_156BGIO2PIN_36*PIN_158BGIO3PIN_37PIN_165BGIO4PIN_38PIN_166BGIO5PIN_39PIN_167BGIO6PIN_40PIN_168BGIO7PIN_41PIN_162PWMA0PIN_42PIN_161PWMA1PIN_43PIN_164PWMA2PIN_44PIN_163PWMA3PIN_45NCPIN_46NCPIN_47NCPIN_48NCPIN_69NCPIN_70NC注： FPGA管腳前加

49、“*”號(hào)標(biāo)志的管腳為單獨(dú)從FPGA引腳引出，未與適配器上其它芯片復(fù)用；沒有標(biāo)“*”號(hào)的管腳均有其它芯片復(fù)用。標(biāo)有“NC”的引腳，表示無信號(hào)線從適配器引出。2. 開發(fā)上的4位按鍵：PB0 PIN127，PB1 PIN126，PB2 PIN125，PB3 PIN124。3. 開發(fā)板上的復(fù)位按鍵：RESETPIN131。4. 開發(fā)板上的4位LED：LED0 PIN165，LED1 PIN165，LED2 PIN165，LED3PIN165。5. 開發(fā)板上的4位撥碼：SW0 PIN4，SW1PIN5，SW2 PIN6，SW3 PIN7。6. 開發(fā)板上的50MHz晶振輸入OSC(oscillator，晶

50、振)PIN153。三、 實(shí)驗(yàn)箱底板資源說明1. TFT_LCD的數(shù)據(jù)線D0-D15對(duì)應(yīng)PORT A的PIN_5PIN_20；地址線A1對(duì)應(yīng)PORT A的PIN_22；讀寫控制線分別對(duì)應(yīng)PORT A的PIN_45、PIN_46，CS6對(duì)應(yīng)PORT A的PIN_43。2. 128×32 LCD的數(shù)據(jù)線L_DB07對(duì)應(yīng)PORT A的PIN_25PIN_32，L_DB07與IO9IO16復(fù)用，通過K7(8個(gè)并排開關(guān))來選擇；LCD的其他引腳均在LCD面板上。3. UART線(底板上的UART沒有電平轉(zhuǎn)換芯片)EP1C12芯片 功能線PIN_59 RX_EXT、R2IN（RXD1）PIN_60

51、 TX_EXT、T2OUT（TXD1）RS-232標(biāo)準(zhǔn)規(guī)定邏輯1的電平為-15-3V，邏輯0的電平為+3+15V。4. 右端數(shù)碼管、16個(gè)環(huán)形LED、4×4鍵盤、16位撥碼開關(guān)有IO方式和總線兩種控制方式。IO方式可通過4為功能位來實(shí)現(xiàn)功能切換，4位功能管腳如下：PORT B 芯片管腳 left right 對(duì)應(yīng)標(biāo)識(shí)411627749VGA0421617850VGA1431647951VGA2441638052VGA31) VGA3.0="0001"選用16位撥碼開關(guān)SW16SW1接到16位數(shù)據(jù)總線BUS_D15.0上。2) VGA3.0="0010"選用右端8個(gè)數(shù)碼管，低8位數(shù)據(jù)總線BUS_D7.0為7段數(shù)碼管加小數(shù)點(diǎn)(其陰極，高電平點(diǎn)低)；高8位數(shù)據(jù)總線BUS_D15.8為8個(gè)數(shù)碼管位(低電平有效)。例如：如果要選取數(shù)碼管0，則發(fā)