存儲器型綜述及DDR接口設(shè)計的實現(xiàn)

1、存儲器型綜述及DDR接口設(shè)計的實現(xiàn)存儲器類型綜述及DDR接口設(shè)計的實現(xiàn)類別：存儲器  存儲器綜述 在過去的數(shù)年里，ic37，確切地說是存儲器市場，經(jīng)歷了巨大的變化。在2000年電子工業(yè)低迷時期之前，電子系統(tǒng)設(shè)計師很少考慮他們下一個設(shè)計中元器件的成本，而更關(guān)注它們能夠達到的最高性能。 今天，競爭的加劇以及利潤率的下降迫使系統(tǒng)設(shè)計師在降低下一代產(chǎn)品成本的同時，保持、甚至提高系統(tǒng)的性能。作為這種轉(zhuǎn)變的結(jié)果，有一個工業(yè)部門經(jīng)歷了實質(zhì)性的增長，它就是DRAM存儲器，尤其是雙倍數(shù)據(jù)速率(DDR) SDRAM存儲器。 DDR存儲器最初是一種高性能、低成本的存儲器解決方案，主要

2、用于個人計算機和其它成本敏感的消費品市場。近來，由于施加在整個電子工業(yè)上的經(jīng)濟壓力，非消費產(chǎn)品也開始采用DDR存儲器了（圖 1）。  圖 1 來源：IC Insights  DDR是一種基于SDRAM的革命性的存儲器技術(shù)。DDR SDRAM的存取速度是SDRAM的兩倍，因為DDR的數(shù)據(jù)傳送發(fā)生在時鐘的所有兩個邊沿。而SDRAM僅在時鐘的上升沿傳送數(shù)據(jù)。因此，DDR能夠傳送數(shù)據(jù)的速度高達2133MB/s。與傳統(tǒng)的SDRAM相比，DDR還具有更低的功耗。它的工作電壓是直流2.5V，而SDRAM是直流3.3V。 市場分析表明，在當今所有的電子系統(tǒng)中，超過50%采用了DDR存儲

3、器，并且預(yù)計在接下來的幾年中將增長到80%。DDR不是，并且永遠也不會是一種針對所有設(shè)計的技術(shù)。DDR存儲器非常適用于那些高讀寫比率的設(shè)計。而諸如四倍數(shù)據(jù)速率存儲器，適用于50%讀寫比率的應(yīng)用。圖2確定了多種頂尖的存儲器技術(shù)以及它門各自所屬的讀/寫曲線。  圖 2  不同存儲器類型的讀/寫率的比較 如上所述，每個系統(tǒng)有各自獨特的存儲器要求。在服務(wù)器應(yīng)用的例子中，讀寫趨于較高的比率，表示需要DDR。在網(wǎng)絡(luò)處理器與支持大數(shù)據(jù)包的MAC的接口例子中，在處理之前，這些數(shù)據(jù)包需要進行緩沖和存儲，接近1:1的讀寫比率，表明QDR是一個合適的存儲器結(jié)構(gòu)。 圖3展示了一個通用通

4、信線卡印刷電路板的例子。基于系統(tǒng)設(shè)計者的要求，這張結(jié)構(gòu)圖上指出了在哪里一些通用存儲器類型可以被采用。在很多系統(tǒng)中采用了相似的決策過程，從而選擇合適的存儲器結(jié)構(gòu)。  圖 3  下面的目錄指出了針對不同的系統(tǒng)和功能的合適的存儲器結(jié)構(gòu)。這些選擇基于系統(tǒng)結(jié)構(gòu)和各自的性能/成本綜合要求。 查找-快速的開關(guān)/訪問時間-臨界延時，以讀取為導(dǎo)向，較小的總線寬度(32/64位)-存儲器選擇：ZBT ( QDR/DDR (10Gb/s)-操作： 地址轉(zhuǎn)換 查找-大型、高吞吐量（核心路由器）-需要奇偶的:寬的I/O(64)-帶寬和精度的要求是最重要的-存儲器選擇：SDR ( DDR/

5、FCRAM (10Gb/s) - RLDRAM/DDR II (10Gb/s-40Gb/s)-操作： 地址轉(zhuǎn)換 隊列/包的管理-延時 #1,隨機讀和寫-無法預(yù)測的數(shù)據(jù)模式-存儲器選擇：ZBT - QDR-操作：隊列管理和流程控制 流量整形/管理-以突發(fā)為導(dǎo)向、窄的 I/O總線 (x18/x36)-存儲器選擇：ZBT - QDR-操作：基于管理的路由表 統(tǒng)計-隨機讀/寫，讀操作占優(yōu)勢的，窄的 I/O總線 (x18/x36)-存儲器選擇：ZBT - QDR-操作：為信息包跟蹤數(shù)據(jù)，流量統(tǒng)計 信息包單元緩沖器-大的間隔尺度，寬的I/O總線 (64bit)-帶寬為首要目

6、標-成本敏感的-存儲器選擇：SDR - DDR/FCRAM-RLDRAM/DDR II-操作：處理不同尺寸的IP包（128B） DDR接口設(shè)計的實現(xiàn) 至此，我們討論了不同的存儲器結(jié)構(gòu)以及它們適用于系統(tǒng)中的哪些部分。由于DDR在增長著的多種的數(shù)字設(shè)計中相對較高的認可率，本文剩余的部分將致力于DDR存儲器，以及在FPGA中的DDR接口的實現(xiàn)。 在許多系統(tǒng)設(shè)計中，工程師將選用FPGA作為存儲控制器（圖 4）。選用FPGA的優(yōu)勢在于它固有的靈活性。不考慮協(xié)議和微處理器，F(xiàn)PGA結(jié)構(gòu)通常能夠提供DDR存儲控制及其所需的電氣接口。采用FPGA作為存儲控制器時，一個常見的挑戰(zhàn)是高速接

7、口的需求，如同DDR所要求的一樣。由于許多FPGA布線資源的不確定性和有限的I/O速度，因此所要求的I/O速度和相關(guān)的時鐘經(jīng)常是設(shè)計的挑戰(zhàn)。當DDR速度高于200Mbps時，諸如溫度和電壓等環(huán)境因素也將影響必需的I/O性能。DDR存儲器雙倍于標準SDRAM數(shù)據(jù)率的數(shù)據(jù)傳送能力并不總是福音。DDR I/O的高速度和非常短的DDR數(shù)據(jù)窗口，形成了重要的挑戰(zhàn)。存儲控制器可靠地工作所需的速度（200MHz通過FR-4 PCB走線）使得PCB布局成為挑戰(zhàn)。而且，將一個DDR接口置入一個靈活的FPGA結(jié)構(gòu)，使得設(shè)計者在一個固有的不確定的布線結(jié)構(gòu)中滿足極為臨界和緊繃的時序的工作變得相對復(fù)雜。當試圖在FPGA

8、中實現(xiàn)一個高速的DDR接口時，習慣于FPGA的高速和靈活性的設(shè)計者經(jīng)常會驚訝地發(fā)現(xiàn)他們有可能遇到了困難。這些困難不是來自功能性的問題，而是來自在FR4和FPGA布線中信號傳播速度的數(shù)量級下和數(shù)據(jù)窗口打交道的自然結(jié)果。由工藝、溫度和電壓引起的不同邏輯速度使得這些時序要求更為復(fù)雜。與通用時鐘信號相比，需要對選通信號進行控制和預(yù)處理使得DDR設(shè)計的實現(xiàn)進一步復(fù)雜化。設(shè)計工程師不能再指望簡單地將數(shù)據(jù)和地址線連接起來得到一個可靠的高速存儲器接口了。  每一個FPGA供應(yīng)商都已著手用自己的方法處理DDR存儲器接口的問題。一方面，由于I/O塊中的資源是有限的，數(shù)據(jù)多路分解和/或時鐘轉(zhuǎn)換邏輯必須在FP

9、GA核心邏輯中實現(xiàn)，設(shè)計者可能不得不對接口邏輯進行手工布線以確保臨界時序。而另一方面，萊迪思半導(dǎo)體公司最近推出的EC和ECP系列在I/O塊中提供了純粹的硬線接口來處理與DDR接口有關(guān)的所有功能和時序問題（包括溫度和電壓補償），避免了在FPGA核心布線資源中滿足時序要求的問題。后一種方法確保了設(shè)計的成功。 鑒于DDR存儲器設(shè)計的復(fù)雜性，詳細地考慮這種接口的某些方面是很有裨益的。 DDR SDRAM接口綜述 在一個典型的非DDR系統(tǒng)中，無論控制器還是存儲器，都用一個單一的系統(tǒng)時鐘來發(fā)送和捕捉數(shù)據(jù)（圖 5）。設(shè)計者漸漸熟悉了這些系統(tǒng)中的時序約束。隨著時間的推移，伴隨時鐘速度的

10、提高，這些約束變得更為苛刻。  圖5  下述的同步公共時鐘系統(tǒng)的典型時序預(yù)算包括： 存儲器訪問時間(tAC) 數(shù)據(jù)傳播延時(tPROP) 從控制器到存儲器的時鐘歪斜(tSKEW) 溫度、電壓下的數(shù)據(jù)至時鐘的時間 當設(shè)計者在這些系統(tǒng)中改用雙倍數(shù)據(jù)速率實現(xiàn)時，系統(tǒng)的位速率增加到了兩倍。這實實在在地將數(shù)據(jù)窗口減小了一半。盡管在老的公共時鐘系統(tǒng)中數(shù)據(jù)窗口有6ns或更長一些，在DDR系統(tǒng)中設(shè)計者將面臨3ns或更短的數(shù)據(jù)窗口。速度增加的改進，通常是由設(shè)計者所依賴的、來改善性能的、更小尺寸的工藝來取得的，但是它現(xiàn)在已經(jīng)不足以補償減半的數(shù)據(jù)窗口了。更為復(fù)

11、雜的是，現(xiàn)在這些時間已經(jīng)接近信號在FR4和FPGA走線中的傳播時間。另外，一個存儲周期的時序預(yù)算實際上被物理板走線的延時所占用，并且隨溫度和電壓的不同而不同，這個現(xiàn)象沒有因硅片尺寸的減小而得到改進。  圖6  圖6是一個典型的DDR傳送過程中的3ns窗口的緊迫的時序。顯然當今的存儲器訪問和傳播時間使得在單一時鐘控制的數(shù)據(jù)傳送和捕捉系統(tǒng)中的DDR傳送成為可能。要一個DDR系統(tǒng)工作，存儲器件在同一時刻發(fā)送數(shù)據(jù)使之成為一個有效數(shù)據(jù)信號的能力是必需的。這將有效地在時序預(yù)算中消除存儲器訪問時間和數(shù)據(jù)傳播時間（選通和數(shù)據(jù)信號將有相同的傳播時間），并極大地拓展有效數(shù)據(jù)窗口。在擁有同時（tAL

12、IGN）發(fā)送數(shù)據(jù)選通和數(shù)據(jù)的能力下，這種方法僅有的歪斜將是細小而差異有限的（圖7）。  圖7  一個替代的方法 要實現(xiàn)這種數(shù)據(jù)傳送的方法，DDR SDRAM接口得依靠采用一個叫做DQS的數(shù)據(jù)選通信號。DQS由一個送入DDR存儲器的差分時鐘產(chǎn)生，且使用DDR存儲器中的一個DLL生成DQS，并使之與輸出數(shù)據(jù)對齊。雖然DDR存儲器不用差分輸入時鐘來發(fā)送或捕捉數(shù)據(jù)，但是所用的DQS信號與輸入時鐘的頻率有關(guān)。圖8舉例說明了基于DQS讀的數(shù)據(jù)窗口的新的時序參數(shù)。如上所述，DQS開始與下一個數(shù)據(jù)（DQ）變?yōu)橛行еg有一個有限的歪斜。這個數(shù)據(jù)有效至數(shù)據(jù)對齊的誤差稱為tDQSQ。這個延時

13、縮小了數(shù)據(jù)有效窗口。在此系統(tǒng)中，還有一個有限的第一個數(shù)據(jù)線有效和最后一個數(shù)據(jù)線有效之間的對齊延時。這個參數(shù)稱為tQH。通過計算實際的數(shù)據(jù)有效窗口后，我們得到：  tValid = tQH-tDQSQ  圖8 讀操作的接口時序要求  但一個讀操作實施后，DDR存儲器輸出互相對齊了的數(shù)據(jù)和DQS。為了控制器（FPGA）輸入寄存器能夠以正確的建立和保持時間來捕捉數(shù)據(jù)，來自存儲器的DQS需要移相90度。其結(jié)果是DQS的邊沿對準數(shù)據(jù)窗口的中心，提供了最大限度的建立和保持時間。圖9說明了所需的DQS相對于數(shù)據(jù)的移相。  圖9  很顯然，現(xiàn)在有一個合理的數(shù)據(jù)窗口用以捕

14、捉數(shù)據(jù)。 此DQS信號有幾個特性： DQS是雙向的 產(chǎn)生的一根DQS線用于8根來自DDR存儲器的數(shù)據(jù)線 DQS相對于數(shù)據(jù)的相位取決于實施的操作（讀或?qū)懀?nbspDQS不可以自由地工作 在存儲器件中，DQS由DLL產(chǎn)生以使其和數(shù)據(jù)之間的歪斜最小化 當信號結(jié)束三態(tài)后，DQS有一個前同步狀態(tài)，其變?yōu)榈汀?nbsp當返回三態(tài)前，DQS有一個后同步狀態(tài)，其變?yōu)榈汀?nbsp圖10描述了一個DDR存儲器和FPGA控制器及其相關(guān)的數(shù)據(jù)和控制線。請再次注意DQS是雙向的。注意提供給存儲器的時鐘信號是差分的（CLKP和CLKN），以使得工作周期之間的差異最小。理

15、解用于捕捉/發(fā)送數(shù)據(jù)到/來自存儲器的并非時鐘信號，這一點很重要。DDR存儲器還需要一個數(shù)據(jù)屏蔽（DM）信號，用來在寫周期時屏蔽數(shù)據(jù)位。這樣僅允許用一個周期中的兩個DQS邊沿中的一個來寫存儲器。  圖10 典型的DDR接口  圖 11顯示了一個DDR接口的寫時序。在此，我們關(guān)注離開FPGA控制器時的信號。注意FPGA控制器發(fā)送與數(shù)據(jù)窗口中心對齊的DQS。這與前面所提到的來自存儲器的邊沿對齊的情形不同。還得注意一個要求：所有數(shù)據(jù)（用于DDR333）必須滿足相對于所有DQS邊沿的0.45ns的建立和保持時間。 圖11 寫過程中的DQ-DQS  典型的SDRAM接口實現(xiàn)

16、方式是每個DQS信號控制8、16或32位。注意DQS和數(shù)據(jù)位的比率獨立于存儲器總的位寬。一個8位接口將有一個DQS信號。 用FPGA器件實現(xiàn)DDR存儲器接口 現(xiàn)在我們已經(jīng)詳細說明了一個典型的DDR接口的要求，我們能夠轉(zhuǎn)而在一個FPGA中實現(xiàn)這一DDR存儲器接口了。 存儲器讀的實現(xiàn) 在這里我們將檢查一下設(shè)計一個讀接口要遇到的挑戰(zhàn)以及可獲取的解決方案。 在存儲器讀時FPGA遇到的挑戰(zhàn) 1.DQS-DQ 的對齊 - 在狹窄的數(shù)據(jù)有效窗口中，DQS必須重新對齊（移相90度）來捕捉數(shù)據(jù)。系統(tǒng)歪斜和多個DQ線之間的歪斜必須得到處理。 2.數(shù)據(jù)多路合成

17、和多路分解 - 在讀期間，DDR輸入數(shù)據(jù)必須多路分解成兩個SDR流。 時鐘域轉(zhuǎn)換 - 數(shù)據(jù)經(jīng)多路分解后，它必須和一個公共時鐘邊沿對齊，然后和一個無關(guān)的FPGA系統(tǒng)時鐘同步。這個到FPGA時鐘域的轉(zhuǎn)換必須考慮DQS選通信號和FPGA系統(tǒng)時鐘間的相對相位以避免建立和保持時間的沖突。 解決方案 FPGA包含簡化DDR接口的讀部分實現(xiàn)的特點。它們包括： 經(jīng)DLL補償?shù)腄QS延時單元 DDR輸入寄存器 半時鐘傳送寄存器 自動的DQS到系統(tǒng)時鐘域的轉(zhuǎn)換電路 DDR輸入電路 一個完整的DDR收發(fā)器或者輸入接口的實現(xiàn)需要所有上述所列的部件

18、。 圖12描述了將所有這些部件連接在一起實現(xiàn)DDR存儲器接口讀的一個FPGA的實現(xiàn)。  圖12 DDR輸入電路  DQS延時塊接收來自存儲器的、經(jīng)邊沿對齊的DQS信號，并且將它移相90度。這個經(jīng)過移相的DQS信號現(xiàn)在可以被FPGA輸入寄存器用來捕捉和多路分解上升和下降沿的數(shù)據(jù)。注意接下來捕捉上升沿數(shù)據(jù)的寄存器是一個下降沿觸發(fā)器。這個半時鐘傳輸寄存器用DQS的下降沿傳送來自第一個寄存器的上升沿數(shù)據(jù)，以使得數(shù)據(jù)的上升和下降沿部分現(xiàn)在用相同的DQS的下降沿被送到下一級寄存器。最終，最后一級寄存器現(xiàn)在能夠用同一個FPGA系統(tǒng)時鐘邊沿來驅(qū)動這兩組半個的數(shù)據(jù)。然而，為了在數(shù)據(jù)從DQS域轉(zhuǎn)換

19、到FPGA系統(tǒng)時鐘域的傳送過程中獲得最佳的建立和保持時間，這個邊沿必須經(jīng)過仔細的選擇。這就是上面所示的時鐘邊沿多路選擇器的用途。這種時鐘極性選擇的方法在后面詳細說明。 最糟糕的細節(jié) 這是很重要的一點：請注意與一個高速DDR恢復(fù)模塊的輸入部分中的5個寄存器相關(guān)的時序是非常緊迫的。在3納秒（甚至更?。┑慕⒑捅３謺r間的數(shù)據(jù)窗口情況下，設(shè)計者通常的布線和邏輯延時會壓垮系統(tǒng)的時序要求。如果設(shè)計要在高速的情況下工作，許多FPGA結(jié)構(gòu)要求設(shè)計者手工地對這些寄存器進行布局和布線。即便如此，在工作溫度和電壓下，設(shè)計者仍然難以達到DDR333的速度。 現(xiàn)在萊迪思半導(dǎo)體公司提供在一個硬I/

20、O塊（IOB）中集成了所有5個輸入寄存器和相關(guān)布線的FPGA。這樣保證了設(shè)計的性能和成功。設(shè)計者只需簡單地把I/O塊和DQS子模塊連接起來而得到確保可以工作的接口。 片上的DLL校準 由于時序非常緊迫， DQS延時模塊的歪斜和實際的延時必須得到仔細地控制。一個低成本的解決方案可能為DQS延時采用一個開環(huán)的固定延時塊。然而，這種方案的性能將隨溫度和電壓的變化而變化。這將限制最高可達到的DDR接口速度。在一個更加完整的解決方案中，用一個閉環(huán)方法來補償影響DQS延時塊的溫度、電壓和工藝的差異。該方法采用FPGA中專用的DLL單元，將校準數(shù)據(jù)（6位總線）送到每個延時單元。更進一步，一個

21、系統(tǒng)有兩個DLL，每一個位于器件相對的一邊，能夠提供相關(guān)延時塊的更為精準的補償數(shù)據(jù)。圖13說明了這類系統(tǒng)的DLL補償方法。這個對齊后的DQS被分配到輸入寄存器。每個DQS支持多達8個DQ。  圖13 采用片上DLL的DQS對齊  自動的時鐘極性控制 在一個典型的DDR存儲器接口設(shè)計中，經(jīng)延時的輸入DQS選通信號和內(nèi)部系統(tǒng)時鐘（在讀周期中）之間的相位關(guān)系是未知的。許多FPGA器件將這個問題留給用戶解決。LatticeEC系列擁有專用電路來決定這個必要的系統(tǒng)時鐘的極性，實現(xiàn)這個選者并且實施這些域之間的數(shù)據(jù)傳送。為了防止在DQS（經(jīng)延時的）和系統(tǒng)時鐘域間轉(zhuǎn)換時建立和保持時間的

22、沖突，采用了一個時鐘極性選擇器。這需要在每個讀周期開始時進行計算來確定正確的FPGA系統(tǒng)時鐘極性（圖14）。DDR存儲器中讀操作之前，DQS是三態(tài)的（由終端決定）。三態(tài)之后，在前同步狀態(tài)中DDR存儲器間把DQS置為低電平。一個專用的電路來檢測這種變化并產(chǎn)生一個信號指出FPGA系統(tǒng)時鐘所需的極性（DDRCLKPOL）。這個信號用來控制送到同步寄存器的時鐘的極性。  圖14 自動的時鐘極性選擇  讀時序波形 圖15和16展示了基于時鐘極性選擇邏輯的兩種情況下的讀數(shù)據(jù)的傳送。  圖15 當DDRCLKPOL=0時讀數(shù)據(jù)的傳送  圖16 當DDRCLKPOL=1

23、時讀數(shù)據(jù)的傳送  存儲器寫的實現(xiàn) 要實現(xiàn)DDR存儲器接口的寫的部分，兩個單數(shù)據(jù)率的數(shù)據(jù)流必須先多路合成為一個用兩個時鐘邊沿傳送的數(shù)據(jù)流。而且，F(xiàn)PGA控制器必須發(fā)送與輸出數(shù)據(jù)DQ中心對齊的DQS信號。在寫周期中還使用了數(shù)據(jù)屏蔽信號（DM）。  將DDR輸出信號（ADDRCMD, DQS, 但不是 DQ, DM）與輸出的差分時鐘（CLKP/CLKN）的上升沿對齊是FPGA輸出控制的職責。 在存儲器寫時FPGA遇到的挑戰(zhàn)： 1.DQS需要與輸出的DDR數(shù)據(jù)DQ實現(xiàn)中心對齊 2.FPGA需要產(chǎn)生差分時鐘信號（CLKP和CLKN）。CLKP需要與地址和控

24、制信號對齊。 3.FPGA控制器必須滿足DDR接口標準的tDSS和tDSH參數(shù)，它們的定義是DQS下降到CLKP上升的建立和保持時間。 4.DDR輸出數(shù)據(jù)必須由兩個SDR流多路合成為一個輸出DDR數(shù)據(jù)流。  解決方案 一個具有完整特性的FPGA解決方案包括一對DDR輸出寄存器，輸出多路選擇器和三態(tài)寄存器，以及用于在DDR存儲器接口寫的部分中方便地實現(xiàn)必需的不同相位的輸出時鐘的PLL。 DDR輸出邏輯 DDR輸出寄存器塊能夠把兩個SDR數(shù)據(jù)流合成為一個DDR數(shù)據(jù)流。這個DDR三態(tài)寄存器簡化了雙向信號的實現(xiàn)（圖17）。  圖17 DDR輸出邏輯 寫控制電路必須產(chǎn)生多個相位的系統(tǒng)時鐘以便適當?shù)匕l(fā)送來自FPGA的各自的控制信號： 1.一個PLL用來產(chǎn)生一個90度相移的時鐘。這個90度相移的時鐘用來產(chǎn)生送入存儲器的DQS、地址、控制信號和差分時鐘