等精度測(cè)頻原理頻率計(jì)

1、學(xué) 號(hào):課程設(shè)計(jì)題目采用等精度測(cè)頻原理的頻率計(jì)學(xué)院信息工程學(xué)院專業(yè)通信工程專業(yè)班級(jí)姓名指導(dǎo)教師152015課程設(shè)計(jì)任務(wù)書(shū)學(xué)生姓名：專業(yè)班級(jí)：指導(dǎo)教師： 工作單位：信息工程學(xué)院題 目：采用等精度測(cè)頻原理的頻率計(jì)初始條件：本設(shè)計(jì)既可以使用集成譯碼器、計(jì)數(shù)器、定時(shí)器、脈沖發(fā)生器和必要的門(mén)電路等。本設(shè)計(jì) 也可以使用單片機(jī)系統(tǒng)構(gòu)建多功能數(shù)字鐘。用數(shù)碼管顯示時(shí)間計(jì)數(shù)值。要求完成的主要任務(wù):（包括課程設(shè)計(jì)工作量及技術(shù)要求，以及說(shuō)明書(shū)撰寫(xiě)等具體要求）1、課程設(shè)計(jì)工作量：1周。2、技術(shù)要求： 設(shè)計(jì)一個(gè)等精度測(cè)頻原理的頻率計(jì)。 頻率測(cè)量范圍19999。 其精度為10的-4次方。 用四位帶小數(shù)點(diǎn)數(shù)碼管顯示其頻率。

2、具有超量程、欠量程提示功能。 確定設(shè)計(jì)方案，按功能模塊的劃分選擇元、器件和中小規(guī)模集成電路，設(shè)計(jì)分電路， 畫(huà)出總體電路原理圖，闡述基本原理。3、查閱至少5篇參考文獻(xiàn)。按武漢理工大學(xué)課程設(shè)計(jì)工作規(guī)范要求撰寫(xiě)設(shè)計(jì)報(bào)告書(shū)。 全文用A4紙打印，圖紙應(yīng)符合繪圖規(guī)范。時(shí)間安排：1、2014年J2_月邑日集中，作課設(shè)具體實(shí)施計(jì)劃與課程設(shè)計(jì)報(bào)告格式的要求說(shuō)明。2、2014年込月丄日，查閱相關(guān)資料，學(xué)習(xí)電路的工作原理。2、2014 年J2_月7_日 至2014 年12月丑 日，方案選擇和電路設(shè)計(jì)。2、2015年±_月日 至2015 年1月6日，電路調(diào)試和設(shè)計(jì)說(shuō)明書(shū)撰寫(xiě)。3、2015年1月7日上交課程設(shè)

3、計(jì)成果及報(bào)告，同時(shí)進(jìn)行答辯。課設(shè)答疑地點(diǎn)：鑒主15樓電子科學(xué)與技術(shù)實(shí)驗(yàn)室。指導(dǎo)教師簽名：年月日系主任（或責(zé)任教師）簽名：年月日摘要伴隨著集成電路（IC）技術(shù)的發(fā)展，電子設(shè)計(jì)自動(dòng)化（EDA）逐漸成為重要的設(shè)計(jì)手段， 已經(jīng)廣泛應(yīng)用于模擬與數(shù)字電路系統(tǒng)等許多領(lǐng)域。 電子設(shè)計(jì)自動(dòng)化是一種實(shí)現(xiàn)電系統(tǒng)或 電子產(chǎn)品自動(dòng)化設(shè)計(jì)的技術(shù)，它與電子技術(shù)、微電子技術(shù)的發(fā)展密切相關(guān)，它吸收了計(jì) 算機(jī)科學(xué)領(lǐng)域的大多數(shù)最新研究成果，以高性能的計(jì)算機(jī)作為工作平臺(tái)，促進(jìn)了工程發(fā) 展。數(shù)字頻率計(jì)是一種基本的測(cè)量?jī)x器。它被廣泛應(yīng)用與航天、電子、測(cè)控等領(lǐng)域。采 用等精度頻率測(cè)量方法具有測(cè)量精度保持恒定，不隨所測(cè)信號(hào)的變化而變化的特點(diǎn)

4、。本 文首先綜述了 EDA技術(shù)的發(fā)展概況，F(xiàn)PGA/CPL開(kāi)發(fā)的涵義、優(yōu)缺點(diǎn)，VHDL語(yǔ)言的歷史 及其優(yōu)點(diǎn)，概述了 EDA軟件平臺(tái)QUARTUS ;然后介紹了頻率測(cè)量的一般原理，利用等精 度測(cè)量原理，通過(guò)FPGA!用VHDL編程，利用FPGA現(xiàn)場(chǎng)可編程門(mén)陣列）芯片設(shè)計(jì)了一個(gè) 8位數(shù)字式等精度頻率計(jì)，該頻率計(jì)的測(cè)量范圍為 0-100MHZ利用QUARTU0集成開(kāi)發(fā) 環(huán)境進(jìn)行編輯、綜合、波形仿真，并下載到CPLD器件中，經(jīng)實(shí)際電路測(cè)試，仿真和實(shí)驗(yàn)結(jié)果表明，該頻率計(jì)有較高的實(shí)用性和可靠性。關(guān)鍵詞：電子設(shè)計(jì)自動(dòng)化；VHDL語(yǔ)言；頻率測(cè)量；數(shù)字頻率計(jì)AbstractThe Electronic Desi

5、gn Automation (EDA) technology has become an important design method of analog and digital circuit system as the integrated circuit's growing. The EDA technology, which is closely connected with the electronic technology, microelectronics technology and computer science, can be used in designing

6、 electronic product automatically.Digital frequency meter is a basic measuring instruments. It is widely used in aerospace, electronics, monitoring and other fields. With equal precision frequency measurement accuracy to maintain a constant, and not with the measured signal varies.We firstly present

7、 some background information of EDA, FPGA/CPLD,VHDL and the EDA software platform QUARTUS n in this thesis;then introduced the general principle of frequency measurement, utilization of precision measuring principle, using VHDL programming, use of FPGA(Field Programmable Gate Array) chip design such

8、 as the precision of a digital frequency meter, this frequency meter's measuring range is 0-100MHZ,use QUARTUS n integrated development environment for editing, synthesis, wave simulation,and download to the CPLD device, by the actual circuit testing, simulation and experimental resultsshow that

9、 the frequency meter has high practical andreliability.Keywords: ElectronicDesign Automation,VHDL, Frequency measurement,digitalfrequency meter目錄摘 要 1ABSTRACT II目 錄 III1. 緒 論 11.1 電子設(shè)計(jì)自動(dòng)化(EDA)發(fā)展概述 21.1.1 什么是電子設(shè)計(jì)自動(dòng)化 (EDA ) 21.1.2EDA的發(fā)展歷史 21.2 基于 EDA的 FPGA/CPLD開(kāi)發(fā) 31.2.1FPGA/CPLD簡(jiǎn)介 41.2.2用FPGA/CPL進(jìn)行開(kāi)發(fā)的

10、優(yōu)缺點(diǎn) 51.3 硬件描述語(yǔ)言 (HDL) 71.3.1VHDL語(yǔ)言簡(jiǎn)介 71.3.2利用VHDL語(yǔ)言開(kāi)發(fā)的優(yōu)點(diǎn) 81.4 QUARTUISI 概述 82. 頻率測(cè)量 102.1 數(shù)字頻率計(jì)工作原理概述 102.2 測(cè)頻原理及誤差分析 112.3.1 常用測(cè)頻方案 112.3.2 等精度測(cè)頻原理 122.3.3 誤差分析 13本章小結(jié) 143. 數(shù)字頻率計(jì)的系統(tǒng)設(shè)計(jì)與功能仿真 153.1 系統(tǒng)的總體設(shè)計(jì) 153.2 信號(hào)源模塊 163.3 分頻器 173.4 測(cè)頻控制信號(hào)產(chǎn)生器 173.5 鎖存器 193.6 十進(jìn)制計(jì)數(shù)器 193.7 顯示模塊 203.7.1 顯示模塊設(shè)計(jì) 203.7.2 顯

11、示電路 213.7.3 譯碼器 22本章小結(jié) . 22結(jié) 論 23參考文獻(xiàn) 24附錄一頻率計(jì)頂層文件 25附錄二信號(hào)源模塊源程序 26附錄三分頻器源程序 27附錄四測(cè)頻控制信號(hào)發(fā)生器源程序 29附錄五 32 位鎖存器源程序 31附錄六有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器的源程序 32附錄七顯示模塊源程序 341. 緒 論21 世紀(jì)人類將全面進(jìn)入信息化社會(huì)，對(duì)微電子信息技術(shù)和微電子VLSI 基礎(chǔ)技術(shù)將不斷提出更高的發(fā)展要求，微電子技術(shù)仍將繼續(xù)是 21 世紀(jì)若干年代中最為重要的和最 有活力的高科技領(lǐng)域之一。而集成電路 (IC) 技術(shù)在微電子領(lǐng)域占有重要的地位。伴隨著 IC 技術(shù)的發(fā)展，電子設(shè)計(jì)自動(dòng)化 (Ele

12、ctronic Design Automation, EDA) 己經(jīng)逐漸成為 重要設(shè)計(jì)手段，其廣泛應(yīng)用于模擬與數(shù)字電路系統(tǒng)等許多領(lǐng)域。EDA是指以計(jì)算機(jī)大規(guī)?？删幊踢壿嬈骷拈_(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具， 通過(guò)有關(guān)開(kāi)發(fā)軟件，自動(dòng)完成用軟件方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯 化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至對(duì)于特定目標(biāo)芯片 的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊?門(mén)新技術(shù) 。VHD(L 超高速集成電路硬件描述語(yǔ)言)是由美國(guó)國(guó)防部開(kāi)發(fā)的一種快速設(shè)計(jì)電路的 工具，目前已經(jīng)成為 IEEE(The Institute of

13、Electrical and Electronics Engineers ) 的一種工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法，VHDL具有多層次描述 系統(tǒng)硬件功能的能力，支持自頂向下(Top_Down和基于庫(kù)(LibraryBased )的設(shè)計(jì)的 特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的 劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用 VHDL對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)， 然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門(mén)級(jí)邏輯電路的網(wǎng) 表，下載到具體的CPLD器件中去，從而實(shí)現(xiàn)可編程的專用集成電路(ASIC)的設(shè)計(jì)。數(shù)字頻率計(jì)是數(shù)字電路中的

14、一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線 比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測(cè)量誤差，可靠性差。隨著復(fù)雜可編程邏輯 器件(CPLD的廣泛應(yīng)用，以EDA工具作為開(kāi)發(fā)手段，運(yùn)用 VHDL語(yǔ)言。將使整個(gè)系統(tǒng) 大大簡(jiǎn)化。提高整體的性能和可靠性。數(shù)字頻率計(jì)是通信設(shè)備、 音、視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器。 采用 VHDL 編程設(shè)計(jì)實(shí)現(xiàn)的數(shù)字頻率計(jì)，除被測(cè)信號(hào)的整形部分、鍵輸入部分和數(shù)碼顯示部分外， 其余全部在一片F(xiàn)PGA芯片上實(shí)現(xiàn)。整個(gè)系統(tǒng)非常精簡(jiǎn)，且具有靈活的現(xiàn)場(chǎng)可更改性。本文用VHDL在CPLD器件上實(shí)現(xiàn)一種8位數(shù)字頻率計(jì)測(cè)頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼 顯示被測(cè)信號(hào)的頻率，不僅能夠測(cè)量

15、正弦波、方波和三角波等信號(hào)的頻率，而且能對(duì)其 他多種頻率信號(hào)進(jìn)行測(cè)量。具有體積小、可靠性高、功耗低的特點(diǎn)。1.1 電子設(shè)計(jì)自動(dòng)化 （EDA） 發(fā)展概述1.1.1 什么是電子設(shè)計(jì)自動(dòng)化 （EDA ）在電子設(shè)計(jì)技術(shù)領(lǐng)域，可編程邏輯器件（如PLD, GAL）的應(yīng)用，已有了很好的普及。 這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)極大的靈活性。 由于這類器件可以通過(guò)軟件編程而對(duì)其 硬件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這 一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過(guò)程、乃至設(shè)計(jì)觀念?？v觀可編程邏 輯器件的發(fā)展史，它在結(jié)構(gòu)原理、集成規(guī)模、下載方式、邏輯設(shè)計(jì)手段等方面的每一次 進(jìn)步都

16、為現(xiàn)代電子設(shè)計(jì)技術(shù)的革命與發(fā)展提供了不可或缺的強(qiáng)大動(dòng)力。 隨著可編程邏輯 器件集成規(guī)模不斷擴(kuò)大，自身功能的不斷完善和計(jì)算機(jī)輔助設(shè)計(jì)技術(shù)的提高，在現(xiàn)代電 子系統(tǒng)設(shè)計(jì)領(lǐng)域中的EDA便應(yīng)運(yùn)而生了。電子設(shè)計(jì)自動(dòng)化（EDA）是一種實(shí)現(xiàn)電子系統(tǒng)或電子產(chǎn)品自動(dòng)化設(shè)計(jì)的技術(shù)，它與電 子技術(shù)、微電子技術(shù)的發(fā)展密切相關(guān)，吸收了計(jì)算機(jī)科學(xué)領(lǐng)域的大多數(shù)最新研究成果， 以高性能的計(jì)算機(jī)作為工作平臺(tái)，是20世紀(jì)90年代初從CAD（計(jì)算機(jī)輔助設(shè)計(jì)）、CAM計(jì) 算機(jī)輔助制造）、CAT計(jì)算機(jī)輔助測(cè)試）和CAE計(jì)算機(jī)輔助工程）的概念發(fā)展而來(lái)的。EDA 技術(shù)就是以計(jì)算機(jī)為工具，在EDA軟件平臺(tái)上，根據(jù)硬件描述語(yǔ)言HDL完成的設(shè)計(jì)文

17、件， 自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合及優(yōu)化、布局線、仿真，直至對(duì)于特定目標(biāo)芯 片的適配編譯、邏輯映射和編程下載等工作。設(shè)計(jì)者的工作僅限于利用軟件的方式來(lái)完 成對(duì)系統(tǒng)硬件功能的描述，在 EDAX具的幫助下和應(yīng)用相應(yīng)的FPGA/CPL器件，就可以 得到最后的設(shè)計(jì)結(jié)果。盡管目標(biāo)系統(tǒng)是硬件，但整個(gè)設(shè)計(jì)和修改過(guò)程如同完成軟件設(shè)計(jì) 一樣方便和高效。當(dāng)然，這里的所謂 EDA主要是指數(shù)字系統(tǒng)的自動(dòng)化設(shè)計(jì)，因?yàn)檫@一領(lǐng) 域的軟硬件方面的技術(shù)已比較成熟，應(yīng)用的普及程度也比較大。而仿真電子系統(tǒng)的 EDA 正在進(jìn)入實(shí)用，其初期的EDA工具不一定需要硬件描述語(yǔ)言。此外，從應(yīng)用的廣度和深 度來(lái)說(shuō)，由于電子信息領(lǐng)域的全

18、面數(shù)字化，基于 EDA的數(shù)字系統(tǒng)的設(shè)計(jì)技術(shù)具有更大的 應(yīng)用市場(chǎng)和更緊迫的需求性。1.1.2EDA 的發(fā)展歷史EDA技術(shù)的發(fā)展始于70年代，至今經(jīng)歷了三個(gè)階段。電子線路的 CAD計(jì)算機(jī)輔助 計(jì)）是EDA發(fā)展的初級(jí)階段，是高級(jí) EDA系統(tǒng)的重要組成部分。它利用計(jì)算機(jī)的圖形編 輯、分析和存儲(chǔ)等能力，協(xié)助工程師設(shè)計(jì)電子系統(tǒng)的電路圖、印制電路板和集成電路板 圖; 采用二維圖形編輯與分析，主要解決電子線路設(shè)計(jì)后期的大量重復(fù)性工作，可以減 少設(shè)計(jì)人員的繁瑣重復(fù)勞動(dòng)，但自動(dòng)化程度低，需要人工干預(yù)整個(gè)設(shè)計(jì)過(guò)程。這類專用 軟件大多以微機(jī)為工作平臺(tái)，易于學(xué)用，設(shè)計(jì)中小規(guī)模電子系統(tǒng)可靠有效，現(xiàn)仍有很多這類專用軟件被廣

19、泛應(yīng)用于工程設(shè)計(jì)。80年代初期，EDA技術(shù)開(kāi)始設(shè)計(jì)過(guò)程的分析，推 出了以仿真(邏輯模擬、定時(shí)分析和故障仿真)和自動(dòng)布局與布線為核心的EDA產(chǎn)品，這 一階段的EDA已把三維圖形技術(shù)、窗口技術(shù)、計(jì)算機(jī)操作系統(tǒng)、網(wǎng)絡(luò)數(shù)據(jù)交換、數(shù)據(jù)庫(kù)與進(jìn)程管理等一系列計(jì)算機(jī)學(xué)科的最新成果引入電子設(shè)計(jì)，形成了 CAE計(jì)算機(jī)輔助工程。也就是所謂的EDA技術(shù)中級(jí)階段。其主要特征是具備了自動(dòng)布局布線和電路的計(jì)算 機(jī)仿真、分析和驗(yàn)證功能。其作用已不僅僅是輔助設(shè)計(jì)，而且可以代替人進(jìn)行某種思維。 CAE這種以原理圖為基礎(chǔ)的EDA系統(tǒng)，雖然直觀，且易于理解，但對(duì)復(fù)雜的電子設(shè)計(jì)很 難達(dá)到要求，也不宜于設(shè)計(jì)的優(yōu)化。所以，90年代出現(xiàn)了以

20、自動(dòng)綜合器和硬件描述語(yǔ)言 為基礎(chǔ)，全面支持電子設(shè)計(jì)自動(dòng)化的 ESDA電子系統(tǒng)設(shè)計(jì)自動(dòng)化)，即高級(jí)EDA階段、也 就是目前常說(shuō)的 EDA過(guò)去傳統(tǒng)的電子系統(tǒng)電子產(chǎn)品的設(shè)計(jì)方法是采用自底而上(Bottom_Up)的程序，設(shè)計(jì)者先對(duì)系統(tǒng)結(jié)構(gòu)分塊，直接進(jìn)行電路級(jí)的設(shè)計(jì)。這種設(shè)計(jì)方 式使設(shè)計(jì)者不能預(yù)測(cè)下一階段的問(wèn)題，而且每一階段是否存在問(wèn)題，往往在系統(tǒng)整機(jī)調(diào) 試時(shí)才確定，也很難通過(guò)局部電路的調(diào)整使整個(gè)系統(tǒng)達(dá)到既定的功能和指針，不能保證 設(shè)計(jì)一舉成功。EDA技術(shù)高級(jí)階段采用一種新的設(shè)計(jì)概念：自頂而下(Top_Down)的設(shè)計(jì)程 序和并行工程(Concurrent engineering )的設(shè)計(jì)方法，設(shè)計(jì)者

21、的精力主要集中在所要電子產(chǎn)品的準(zhǔn)確定義上，EDA系統(tǒng)去完成電子產(chǎn)品的系統(tǒng)級(jí)至物理級(jí)的設(shè)計(jì)。此階段EDA技術(shù)的主要特征是支持高級(jí)語(yǔ)言對(duì)系統(tǒng)進(jìn)行描述，高層次綜合(High Level Synthesis )理論得到了巨大的發(fā)展，可進(jìn)行系統(tǒng)級(jí)的仿真和綜合。圖1.1給出了上述三個(gè)階段的示意圖行再設(shè)計(jì)結(jié)構(gòu)設(shè)計(jì)邏輯設(shè)計(jì)電路設(shè)計(jì)版圖設(shè)計(jì)圖1.1 EDA發(fā)展階段示意圖FPGA/CPLD1.2基于EDA的FPGA/ CPLD開(kāi)發(fā)我國(guó)的電子設(shè)計(jì)技術(shù)發(fā)展到今天，將面臨一次更大意義的突破，即（ Field Programmable Gate Array ，現(xiàn)場(chǎng)可編程門(mén)陣列 /Complex Programmable

22、LogicDevice，復(fù)雜可編程邏輯器件）在EDA基礎(chǔ)上的廣泛應(yīng)用。從某種意義上說(shuō)，新的電子 系統(tǒng)運(yùn)轉(zhuǎn)的物理機(jī)制又將回到原來(lái)的純數(shù)字電路結(jié)構(gòu)，但卻是一種更高層次的循環(huán)，它 在更高層次上容納了過(guò)去數(shù)字技術(shù)的優(yōu)秀部分，對(duì) （Micro Chip Unit ） MCU系統(tǒng)是一種 揚(yáng)棄，在電子設(shè)計(jì)的技術(shù)操作和系統(tǒng)構(gòu)成的整體上發(fā)生了質(zhì)的飛躍。如果說(shuō)MCI在邏輯的實(shí)現(xiàn)上是無(wú)限的話，那么FPGA/CPL不但包括了 MCU這一特點(diǎn)，而且可以觸及硅片電 路線度的物理極限，并兼有串、并行工作方式，高速、高可靠性以及寬口徑適用性等諸 多方面的特點(diǎn)。不但如此，隨著 EDA技術(shù)的發(fā)展和FPGA/CPL在深亞微米領(lǐng)域的

23、進(jìn)軍， 它們與MCU, MPU, DSP, A/D, D/A, RAM和ROM等獨(dú)立器件間的物理與功能界限已日趨 模糊。特別是軟 / 硬 IP 芯核（ 知識(shí)產(chǎn)權(quán)芯核 ;Intelligence Property Core，一種已注冊(cè)產(chǎn)權(quán)的電路設(shè)計(jì)）產(chǎn)業(yè)的迅猛發(fā)展，嵌入式通用及標(biāo)準(zhǔn) FPGA器件的呼之欲出，片上系統(tǒng) （SOC）已經(jīng)近在咫尺。FPGA/CPL以其不可替代的地位及伴隨而來(lái)的極具知識(shí)經(jīng)濟(jì)特征的 IP 芯核產(chǎn)業(yè)的崛起，正越來(lái)越受到業(yè)內(nèi)人士的密切關(guān)注。12仆PGA/CPLD 簡(jiǎn)介FPGA和 CPLD都是高密度現(xiàn)場(chǎng)可編程邏輯芯片，都能夠?qū)⒋罅康倪壿嫻δ芗捎谝粋€(gè)單片集成電路中，其集成度已發(fā)展

24、到現(xiàn)在的幾百萬(wàn)門(mén)。復(fù)雜可編程邏輯器件CPLD是由 PAL （ Programmable Array Logic，可編程數(shù)組邏輯）或 GAL（ Gen eric Array Logic， 通用數(shù)組邏輯 ）發(fā)展而來(lái)的。它采用全局金屬互連導(dǎo)線，因而具有較大的延時(shí)可預(yù)測(cè)性， 易于控制時(shí)序邏輯；但功耗比較大?，F(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）是由掩膜可編程門(mén)陣列（MPGA和可編程邏輯器件二者演變而來(lái)的，并將它們的特性結(jié)合在一起，因此FPGA既有門(mén)陣列的高邏輯密度和通用性，又有可編程邏輯器件的用戶可編程特性。FPGA1常由 布線資源分隔的可編程邏輯單元 （或宏單元）構(gòu)成數(shù)組， 又由可編程 I/O 單元圍繞數(shù)組構(gòu)

25、 成整個(gè)芯片。其內(nèi)部資源是分段互聯(lián)的，因而延時(shí)不可預(yù)測(cè)，只有編程完畢后才能實(shí)際 測(cè)量。CPLD和FPGA建立內(nèi)部可編程邏輯連接關(guān)系的編程技術(shù)有三種：基于反熔絲技術(shù)的 器件只允許對(duì)器件編程一次，編程后不能修改。其優(yōu)點(diǎn)是集成度、工作頻率和可靠性都 很高，適用于電磁輻射干擾較強(qiáng)的惡劣環(huán)境。基于EEPROM內(nèi)存技術(shù)的可編程邏輯芯片能夠重復(fù)編程 100次以上，系統(tǒng)掉電后編程信息也不會(huì)丟失。編程方法分為在編程器上 編程和用下載電纜編程。用下載電纜編程的器件，只要先將器件裝焊在印刷電路板上， 通過(guò)PC, SUN工作站、ATE（自動(dòng)測(cè)試儀）或嵌入式微處理器系統(tǒng)，就能產(chǎn)生編程所用的 標(biāo)準(zhǔn) 5V, 3.3V 或

26、2.5V 邏輯電平信號(hào)，也稱為 ISP （ In System Programmable） 方式編 程，其調(diào)試和維修也很方便?；?SRAMi術(shù)的器件編程數(shù)據(jù)存儲(chǔ)于器件的 RAME中， 使之具有用戶設(shè)計(jì)的功能。在系統(tǒng)不加電時(shí)， 編程數(shù)據(jù)存儲(chǔ)在EPRO、硬盤(pán)、或軟盤(pán)中。 系統(tǒng)加電時(shí)將這些編程數(shù)據(jù)實(shí)時(shí)寫(xiě)入可編程器件，從而實(shí)現(xiàn)板級(jí)或系統(tǒng)級(jí)的動(dòng)態(tài)配置。122用FPGA/CPL進(jìn)行開(kāi)發(fā)的優(yōu)缺點(diǎn)我們認(rèn)為，基于EDA技術(shù)的FPGA/CPL器件的開(kāi)發(fā)應(yīng)用可以從根本上解決 MCI所遇 到的問(wèn)題。與MCU目比，F(xiàn)PGA/CPL的優(yōu)勢(shì)是多方面的和根本性的：（1）.編程方式簡(jiǎn)便、先進(jìn)。FPGA/CPLD產(chǎn)品越來(lái)越多地

27、采用了先進(jìn)的IEEE1149.1邊界掃描測(cè)試（BST）技術(shù)（由聯(lián)合測(cè)試行動(dòng)小組，JTAG開(kāi)發(fā)）和ISP（在系統(tǒng)配置編程方 式）。在+5 V工作電平下可隨時(shí)對(duì)正在工作的系統(tǒng)上的 FPGA/CPLDt行全部或部分地在 系統(tǒng)編程，并可進(jìn)行所謂菊花鏈?zhǔn)蕉嘈酒芯幊?，?duì)于SRAM吉構(gòu)的FPGA其下載編程次數(shù)幾乎沒(méi)有限制（如Altera公司的FLEXION列）。這種編程方式可輕易地實(shí)現(xiàn)紅 外編程、超聲編程或無(wú)線編程，或通過(guò)電話線遠(yuǎn)程在線編程。這些功能在工控、智能儀 器儀表、通訊和軍事上有特殊用途。（2）.高速。FPGA/CPLD勺時(shí)鐘延遲可達(dá)納秒級(jí)，結(jié)合其并行工作方式，在超高速應(yīng) 用領(lǐng)域和實(shí)時(shí)測(cè)控方面有

28、非常廣闊的應(yīng)用前景。（3）.高可靠性。在高可靠應(yīng)用領(lǐng)域，MCC的缺憾為FPGA/CPL的應(yīng)用留下了很大的 用武之地。除了不存在MCI所特有的復(fù)位不可靠與PC可能跑飛等固有缺陷外，F(xiàn)PGA/CPLD 的高可靠性還表現(xiàn)在幾乎可將整個(gè)系統(tǒng)下載于同一芯片中，從而大大縮小了體積，易于 管理和屏蔽。（4）.開(kāi)發(fā)工具和設(shè)計(jì)語(yǔ)言標(biāo)準(zhǔn)化，開(kāi)發(fā)周期短。由于FPGA/CPL的集成規(guī)模非常大，集成度可達(dá)數(shù)百萬(wàn)門(mén)。因此，F(xiàn)PGA/CPLD的設(shè)計(jì)開(kāi)發(fā)必須利用功能強(qiáng)大的 EDAX具，通 過(guò)符合國(guó)際標(biāo)準(zhǔn)的硬件描述語(yǔ)言（如VHDL或Verilog-HDL）來(lái)進(jìn)行電子系統(tǒng)設(shè)計(jì)和產(chǎn)品 開(kāi)發(fā)。由于開(kāi)發(fā)工具的通用性、設(shè)計(jì)語(yǔ)言的標(biāo)準(zhǔn)化以

29、及設(shè)計(jì)過(guò)程幾乎與所用的FPGA/CPLD器件的硬件結(jié)構(gòu)沒(méi)有關(guān)系，所以設(shè)計(jì)成功的各類邏輯功能塊軟件有很好的兼容性和可移植性，它幾乎可用于任何型號(hào)的 FPGA/ CPLD中，由此還可以以知識(shí)產(chǎn)權(quán)的方式得 到確認(rèn)，并被注冊(cè)成為所謂的 IP 芯核，從而使得片上系統(tǒng)的產(chǎn)品設(shè)計(jì)效率大幅度提高。 由于相應(yīng)的EDA軟件功能完善而強(qiáng)大，仿真方式便捷而實(shí)時(shí)，開(kāi)發(fā)過(guò)程形象而直觀，兼 之硬件因素涉及甚少，因此可以在很短時(shí)間內(nèi)完成十分復(fù)雜的系統(tǒng)設(shè)計(jì)，這正是產(chǎn)品快 速進(jìn)入市場(chǎng)的最寶貴的特征。美國(guó) TI 公司認(rèn)為，一個(gè) ASIC 80 %的功能可用 IP 芯核等 現(xiàn)成邏輯合成。EDA專家預(yù)言，未來(lái)的大系統(tǒng)的FPGA/CPL

30、D設(shè)計(jì)僅僅是各類再應(yīng)用邏輯 與 IP 芯核的拼裝，其設(shè)計(jì)周期最少僅數(shù)分鐘。(5) .功能強(qiáng)大，應(yīng)用廣闊。目前，F(xiàn)PGA/CPLD可供選擇范圍很大，可根據(jù)不同的應(yīng) 用選用不同容量的芯片。利用它們可實(shí)現(xiàn)幾乎任何形式的數(shù)字電路或數(shù)字系統(tǒng)的設(shè)計(jì)。 隨著這類器件的廣泛應(yīng)用和成本的大幅度下降，F(xiàn)PGA/CPLD在系統(tǒng)中的直接應(yīng)用率正直逼ASIC的開(kāi)發(fā)。同時(shí)，F(xiàn)PGA/CPLD計(jì)方法也有其局限性。這主要體現(xiàn)在以下幾點(diǎn)：(1) .FPGA/CPLD 設(shè)計(jì)軟件一般需要對(duì)電路進(jìn)行邏輯綜合優(yōu)化(Logic Synthesis &Optimization) ，以得到易于實(shí)現(xiàn)的結(jié)果，因此，最終設(shè)計(jì)和原始設(shè)計(jì)之間

31、在邏輯實(shí)現(xiàn) 和時(shí)延方面具有一定的差異。從而使傳統(tǒng)設(shè)計(jì)方法中經(jīng)常采用的一些電路形式(特別是一些異步時(shí)序電路)在FPGA/CPLD設(shè)計(jì)方法中并不適用。這就要求設(shè)計(jì)人員更加了解 FPGA/CPL設(shè)計(jì)軟件的特點(diǎn)，才能得到優(yōu)化的設(shè)計(jì)。(2) .FPGA 一般采用查找表(LUT)結(jié)構(gòu)(Xilinx),AND-OR吉構(gòu)(Altera)或多路選擇器結(jié)構(gòu)(Actel)，這些結(jié)構(gòu)的優(yōu)點(diǎn)是可編程性，缺點(diǎn)是時(shí)延過(guò)大，造成原始設(shè)計(jì)中同步信 號(hào)之間發(fā)生時(shí)序偏移。同時(shí)，如果電路較大，需要經(jīng)過(guò)劃分才能實(shí)現(xiàn)，由于引出端的延 遲時(shí)間，更加大了延遲時(shí)間和時(shí)序偏移。時(shí)延問(wèn)題是 ASIC 設(shè)計(jì)當(dāng)中常見(jiàn)的問(wèn)題，要精 確地控制電路的時(shí)延是

32、非常困難的，特別是在像FPGA/CPLD樣的可編程邏輯當(dāng)中。(3) .FPGA/CPLD的容量和I/O數(shù)目都是有限的，因此，一個(gè)較大的電路必須經(jīng)過(guò)邏 輯劃分(Logic Partition)才能用多個(gè)FPGA/CPL芯片實(shí)現(xiàn)，戈扮算法的優(yōu)劣直接影響 設(shè)計(jì)的性能。(4) .由于目標(biāo)系統(tǒng)的PCB板的修改代價(jià)很高，用戶一般希望能夠在固定引出端分配 的前提下對(duì)電路進(jìn)行修改。但在芯片利用率提高，或者芯片 I/O 引出端很多的情況下， 微小的修改往往會(huì)降低芯片的布通率。(5) .早期的FPGA芯片不能實(shí)現(xiàn)內(nèi)存、模擬電路等一些特殊形式的電路。最新的一 些FPGA產(chǎn)品集成了通用的RAM結(jié)構(gòu)。但這種結(jié)構(gòu)要么利用

33、率不高，要么不完全符合設(shè) 計(jì)者的需要。這種矛盾來(lái)自于 FPGA本身的結(jié)構(gòu)局限性，短期內(nèi)很難得到很好的解決。(6) .盡管FPGA實(shí)現(xiàn)了 ASIC設(shè)計(jì)的硬件仿真，但是由于 FPGA和門(mén)陣列、標(biāo)準(zhǔn)單元等傳統(tǒng)ASIC形式的延時(shí)特性不盡相同，在將 FPGAS計(jì)轉(zhuǎn)向其它ASIC設(shè)計(jì)時(shí)，仍然存 在由于延時(shí)不匹配造成設(shè)計(jì)失敗的可能性。針對(duì)這個(gè)問(wèn)題，國(guó)際上出現(xiàn)了用FPGA數(shù)組對(duì)ASIC進(jìn)行硬件仿真的系統(tǒng)(如Quickturn公司的硬件仿真系統(tǒng))。這種專用的硬件仿 真系統(tǒng)利用軟硬件結(jié)合的方法，用FPGA數(shù)組實(shí)現(xiàn)了 ASIC快速原型，接入系統(tǒng)進(jìn)行測(cè)試。 該系統(tǒng)可以接受指定的測(cè)試點(diǎn)，在 FPGA數(shù)組中可以直接觀測(cè)(

34、就像軟件模擬中一樣)， 所以大大提高了仿真的準(zhǔn)確性和效率。1.3 硬件描述語(yǔ)言 (HDL)硬件描述語(yǔ)言(HDL)是相對(duì)于一般的計(jì)算機(jī)軟件語(yǔ)言如C , Pascal而言的。HDL是用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接 方式。設(shè)計(jì)者可以利用HDL程序來(lái)描述所希望的電路系統(tǒng)，規(guī)定其結(jié)構(gòu)特征和電路的行 為方式；然后利用綜合器和適配器將此程序變成能控制FPGA和CPLD內(nèi)部結(jié)構(gòu)、并實(shí)現(xiàn)相應(yīng)邏輯功能的門(mén)級(jí)或更底層的結(jié)構(gòu)網(wǎng)表文件和下載文件。 硬件描述語(yǔ)言具有以下幾個(gè) 優(yōu)點(diǎn):a.設(shè)計(jì)技術(shù)齊全，方法靈活，支持廣泛。b.加快了硬件電路的設(shè)計(jì)周期，降低了硬件電路的設(shè)計(jì)難度。 c

35、. 采用系統(tǒng)早期仿真，在系統(tǒng)設(shè)計(jì)早期就可發(fā)現(xiàn)并排除存在的 問(wèn)題。 d. 語(yǔ)言設(shè)計(jì)與工藝技術(shù)無(wú)關(guān)。 e. 語(yǔ)言標(biāo)準(zhǔn)， 規(guī)范，易與共享和復(fù)用。 就 FPGA/CPLD 開(kāi)發(fā)來(lái)說(shuō)，VHDL語(yǔ)言是最常用和流行的硬件描述語(yǔ)言之一。本次設(shè)計(jì)選用的就是VHDL語(yǔ)言，下面將主要對(duì) VHDL語(yǔ)言進(jìn)行介紹。1.3.1VHDL 語(yǔ)言簡(jiǎn)介VHDL是超高速集成電路硬件描述語(yǔ)言的英文字頭縮寫(xiě)簡(jiǎn)稱，其英文全名是Very-High -Speed Integrated Circuit Hardware Description Language。它是在 70 80年代中由美國(guó)國(guó)防部資助的 VHSIC超高速集成電路)項(xiàng)目開(kāi)發(fā)的產(chǎn)品

36、，誕生于1982 年。1987年底，VHDL被 IEEE(The Instituteof Electrical and Electronics Engineers)確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。自IEEE公布了 VHD啲標(biāo)準(zhǔn)版本(IEEE std 1076-1987標(biāo)準(zhǔn)) 之后，各EDA公司相繼推出了自己的 VHDL設(shè)計(jì)環(huán)境。此后，VHDL在電子設(shè)計(jì)領(lǐng)域受到 了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn) HDL 1993年，IEEE對(duì)VHDL進(jìn)行了修訂， 從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL即ANSI/IEEE std 1076-1993 版本。1996年 IEEE

37、1076.3 成為 VHDL綜合標(biāo)準(zhǔn)。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、 行為、功能和接口，非常適用于可編程邏輯芯 片的應(yīng)用設(shè)計(jì)。與其它的HDL相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了它成為 系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏 輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。就目前流行的EDA工具和VHDL綜合器而言，將基于抽象的行為描述風(fēng)格的 VHDLg序綜合成為具體的FPGA和 CPLD等目標(biāo) 器件的網(wǎng)表文件己不成問(wèn)題。VHD語(yǔ)言在硬件設(shè)計(jì)領(lǐng)域的作用將與 C和C+在軟件設(shè)計(jì) 領(lǐng)域的作用一樣，在大規(guī)模數(shù)字系統(tǒng)的設(shè)計(jì)中，它將逐步取代如邏輯狀態(tài)表和

38、邏輯電路 圖等級(jí)別較低的繁瑣的硬件描述方法，而成為主要的硬件描述工具，它將成為數(shù)字系統(tǒng) 設(shè)計(jì)領(lǐng)域中所有技術(shù)人員必須掌握的一種語(yǔ)言。VHDLffi可編程邏輯器件的結(jié)合作為一種 強(qiáng)有力的設(shè)計(jì)方式，將為設(shè)計(jì)者的產(chǎn)品上市帶來(lái)創(chuàng)紀(jì)錄的速度。132利用VHDL語(yǔ)言開(kāi)發(fā)的優(yōu)點(diǎn)VHDL語(yǔ)言與其它HDL語(yǔ)言相比有一些自己的特色，下面作一簡(jiǎn)要說(shuō)明。(1) 設(shè)計(jì)功能強(qiáng)、方法靈活、支持廣泛。VDHL語(yǔ)言可以支持自上而下(Top_Down)的設(shè)計(jì)方法，它具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)，可用簡(jiǎn)潔明確的代碼描述來(lái)進(jìn)行復(fù)雜控制邏 輯的設(shè)計(jì)，可以支持同步電路、異步電路、以及其它隨機(jī)電路的設(shè)計(jì)。其范圍之廣是其它HDL語(yǔ)言所不能比擬的。此

39、外，VHDL語(yǔ)言可以自定義數(shù)據(jù)類型，這也給編程人員帶來(lái) 了較大的自由和方便。(2) 系統(tǒng)硬件描述能力強(qiáng)。VHDL語(yǔ)言具有多層次的設(shè)計(jì)描述功能，可以從系統(tǒng)的數(shù) 學(xué)模型直到門(mén)級(jí)電路，支持設(shè)計(jì)庫(kù)和可重復(fù)使用的組件生成，它支持階層設(shè)計(jì)且提供模 塊設(shè)計(jì)的創(chuàng)建。VHDL語(yǔ)言能進(jìn)行系統(tǒng)級(jí)的硬件描述是它的一個(gè)最突出的優(yōu)點(diǎn)。(3) 可以進(jìn)行與工藝無(wú)關(guān)編程。VHDL語(yǔ)言設(shè)計(jì)系統(tǒng)硬件時(shí)，沒(méi)有嵌入描述與工藝相關(guān)的信息，不會(huì)因?yàn)楣に囎兓姑枋鲞^(guò)時(shí)。與工藝技術(shù)有關(guān)的參數(shù)可通過(guò)VHDL提供的類屬加以描述，工藝改變時(shí)，只需修改相應(yīng)程序中的類屬參數(shù)即可。VHDL語(yǔ)言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用。 VHD嘅是IEEE承認(rèn)的標(biāo)準(zhǔn)，

40、故VHDL 的設(shè)計(jì)描述可以被不同的EDA設(shè)計(jì)工具所支持。從一個(gè)仿真工具移植到另一個(gè)仿真工具， 從一個(gè)綜合工具移植到另一個(gè)綜合工具，從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)去執(zhí) 行。這意味著同一個(gè) VHDL設(shè)計(jì)描述可以在不同的設(shè)計(jì)項(xiàng)目中采用，方便了設(shè)計(jì)成果的 設(shè)計(jì)和交流。另外，VHDL語(yǔ)言的語(yǔ)法比較規(guī)范，從而其可讀性比較好，給閱讀和使用都 帶來(lái)了極大的好處。(5)方便ASIC移植。VHDL語(yǔ)言的效率之一，就是如果你的設(shè)計(jì)是被綜合到一個(gè) CPLD或 FPGA勺話，則可以使你設(shè)計(jì)的產(chǎn)品以最快速度上市。當(dāng)產(chǎn)品的產(chǎn)量達(dá)到相當(dāng)?shù)?數(shù)量時(shí)，采用VHDL進(jìn)行的設(shè)計(jì)可以很容易轉(zhuǎn)成用專用集成電路 (ASIC)來(lái)實(shí)現(xiàn)，僅

41、僅需 要更換不同的庫(kù)重新進(jìn)行綜合。由于 VHDL是個(gè)成熟的定義型語(yǔ)言，可以確保 ASIC廠 商交付優(yōu)良質(zhì)量的器件產(chǎn)品。此外，由于工藝技術(shù)的進(jìn)步，需要采用更先進(jìn)的工藝時(shí)， 仍可以采用原來(lái)的VHDL弋碼。1.4 QuartusII 概述QuartusII是Altera提供的FPGA/CPL開(kāi)發(fā)集成環(huán)境，Altera是世界上最大的可 編程邏輯器件供應(yīng)商之一。 QuartusII 在 21 世紀(jì)初推出，是 Altera 前一弋 FPGA/CPLD 集成開(kāi)發(fā)環(huán)境MAX+PLUSII的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。它提供了一種與 結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。

42、Altera 的 QuartusII 提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要， 也是單芯片可編程系統(tǒng)(SOPC設(shè)計(jì)的綜合性環(huán)境和SOPC開(kāi)發(fā)的基本設(shè)計(jì)工具，并為 Altera DSF開(kāi)發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成組合環(huán)境。Quartusll設(shè)計(jì)工具完全支持 VHDL、Verilog 的設(shè)計(jì)流程，其內(nèi)部嵌有 VHDL、Verilog 邏輯綜合器。 QuartusII 也 可利用第三方的綜合工具。同樣， Quartusll 具備仿真功能，同時(shí)也支持第三方的仿真 工具，如 ModelSim。此外，Quartusll與MATLA和DSP Builder結(jié)合，可以進(jìn)行基于 FPGA勺DS

43、P系統(tǒng)開(kāi)發(fā)和數(shù)字通信模塊的開(kāi)發(fā)。QuartusII包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器(Analsis &Synthesis )、適配器(Fitter )、裝配器(Assembler )、時(shí)序分析器(Timing Analyzer )、 設(shè)計(jì)輔助模塊(Design Assistant )、EDA網(wǎng)表文件生成器(EDA Netlist Writer )、編 輯數(shù)據(jù)接口( Compiler Database lnterface )等?？梢酝ㄟ^(guò)選擇 Start Compilation 來(lái)運(yùn)行所有的編譯器模塊，也可以通過(guò)選擇 Start 單獨(dú)運(yùn)行各個(gè)模塊。還可以通過(guò)選擇 Co

44、mpiler Tool ( Tools 菜單)，在 Compiler Tool 窗口中運(yùn)行該模塊來(lái)啟動(dòng)編譯器模塊。 在 Compiler Tool 窗口中，可以打開(kāi)該模塊的設(shè)置文件或報(bào)告文件，或打開(kāi)其他相關(guān)窗 口。此外， Quartusll 還包含許多十分有用的 LPM( Library of Parameterized Modules) 模塊，它們是復(fù)雜或高級(jí)系統(tǒng)構(gòu)建的重要組成部分，在 SOPC設(shè)計(jì)中被大量使用，也可 以與QuartusII普通設(shè)計(jì)文件一起使用。Altera提供的LPM函數(shù)均基于Altera器件的 結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)。在許多實(shí)用情況中，必須使用宏功能模塊才可以使用一些 Alte

45、ra 特定器件的硬件功能，如各類片上存儲(chǔ)器、DSP模塊、LVDS驅(qū)動(dòng)器、PLL以及SERDES和DDIO電路模塊等。QuartusII編譯器支持的硬件描述語(yǔ)言有 VHDL支持VHDL 87及VHDL 97標(biāo)準(zhǔn))、 Verilog HDL 及 AHDL(Altera HDL) 。QuartusII 支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對(duì)使用不同輸入設(shè)計(jì) 方式完成的模塊(元件)進(jìn)行調(diào)用，從而解決了原理圖與HDL混合輸入設(shè)計(jì)的問(wèn)題。在設(shè)計(jì)輸入之后， QuartusII 的編譯器將給出設(shè)計(jì)輸入的錯(cuò)誤報(bào)告?？梢允褂?QuartusII 帶有的RTL Viewer觀察綜合后的RTL圖。Quartu

46、sII作為目前CPLD/FPG開(kāi)發(fā)工具理想的綜合、仿真軟件，具有許多優(yōu)良的 特性。繼承了 MAX+PLUSI的優(yōu)點(diǎn)圖形輸入依然形象，圖形符號(hào)與MAX+PLUSI一樣符合數(shù)字電路的特點(diǎn)，大量74系 列器件符號(hào)使能初學(xué)者在較短的時(shí)間里利用圖形編輯設(shè)計(jì)出需要的電路。 文本輸入幾乎 和MAX+PLUSII相同，而且在文本的每一行都有行號(hào)，使用語(yǔ)言編寫(xiě)的電路清晰易讀。 低層編輯仍然采用 Chipview 方式，引腳排列位置映射了實(shí)際器件引腳，只要簡(jiǎn)單地鼠 標(biāo)拖放即可完成低層編輯。(2) 支持的器件更多除了支持 MAX3000 MAX7000 FLEX6OO0 FLEX10KE ACEX1等 MAX+PL

47、USIE經(jīng)支 持的器件外，還支持 PEX20K、APEX20KE AREXII、EXCALIBUR-ARMMercury、Stratix 等MAX+PLUS下無(wú)法支持的大容量高性能的器件。(3) 增加了網(wǎng)絡(luò)編輯功能QuartusII 支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，包括支持基于 Internet 的協(xié)作設(shè) 計(jì)，與 Cade nee ExemplarLogi、Men torGraphics、Syn opsys 和 Syn plicity 等 EDA供 應(yīng)商的開(kāi)發(fā)工具相兼容。(4) 提升了調(diào)試能力QuartusII 增加了一個(gè)新的快速適配編譯選項(xiàng)，可保留最佳性能的設(shè)置，加快了編 譯過(guò)程，可縮短 5

48、0%的編譯時(shí)間，對(duì)設(shè)計(jì)性能的影響小。(5) 不足之處軟件結(jié)構(gòu)龐大，使用復(fù)雜，不如 MAX+PLUSI簡(jiǎn)單、易學(xué)易用。2. 頻率測(cè)量2.1 數(shù)字頻率計(jì)工作原理概述數(shù)字頻率計(jì)的設(shè)計(jì)原理實(shí)際上是測(cè)量單位時(shí)間內(nèi)的周期數(shù)。 這種方法免去了實(shí)測(cè)以 前的預(yù)測(cè)，同時(shí)節(jié)省了劃分頻段的時(shí)間，克服了原來(lái)高頻段采用測(cè)頻模式而低頻段采用 測(cè)周期模式的測(cè)量方法存在換擋速度慢的缺點(diǎn)。采用一個(gè)標(biāo)準(zhǔn)的基準(zhǔn)時(shí)鐘，在單位時(shí)間(1s)里對(duì)被測(cè)信號(hào)的脈沖數(shù)進(jìn)行計(jì)數(shù)，即為信號(hào)的頻率。由于閘門(mén)的起始和結(jié)束時(shí)刻對(duì)于信號(hào)來(lái)說(shuō)是隨機(jī)的，將會(huì)有一個(gè)脈沖周期的量化誤差。進(jìn)一步分析測(cè)量準(zhǔn)確度：設(shè)待測(cè)信號(hào)脈沖周期為 Tx,頻率為Fx，當(dāng)測(cè)量時(shí) 間為 T

49、=1s 時(shí)，測(cè)量準(zhǔn)確度為 =Tx/T=1/Fx 。由此可知直接測(cè)頻法的測(cè)量準(zhǔn)確度與信號(hào) 的頻率有關(guān)：當(dāng)待測(cè)信號(hào)頻率較高時(shí)，測(cè)量準(zhǔn)確度也較高，反之測(cè)量準(zhǔn)確度也較低。因 此直接測(cè)頻法只適合測(cè)量頻率較高的信號(hào)， 不能滿足在整個(gè)測(cè)量頻段內(nèi)的測(cè)量精度保持 不變的要求。為克服低頻段測(cè)量的不準(zhǔn)確問(wèn)題， 采用門(mén)控信號(hào)和被測(cè)信號(hào)對(duì)計(jì)數(shù)器的使能信 號(hào)進(jìn)行雙重控制，大大提高了準(zhǔn)確度。當(dāng)門(mén)控信號(hào)為 1 時(shí)，使能信號(hào)并不為 1，只有被 測(cè)信號(hào)的上升沿到來(lái)時(shí)，使能端才開(kāi)始發(fā)送有效信號(hào)，兩個(gè)計(jì)數(shù)器同時(shí)開(kāi)始計(jì)數(shù)。當(dāng)門(mén) 控信號(hào)變?yōu)?0 時(shí)，使能信號(hào)并不是立即改變，而是當(dāng)被測(cè)信號(hào)的下一個(gè)上升沿到來(lái)時(shí)才 變?yōu)?0，計(jì)數(shù)器停止計(jì)數(shù)。

50、因此測(cè)量的誤差最多為一個(gè)標(biāo)準(zhǔn)時(shí)鐘周期。當(dāng)采用 100MHz 的信號(hào)作為標(biāo)準(zhǔn)信號(hào)時(shí)，誤差最大為 0.01計(jì)算每秒鐘內(nèi)待測(cè)信號(hào)脈沖個(gè)數(shù)。這就要求計(jì)數(shù)使能信號(hào)TSTEN能產(chǎn)生一個(gè)1秒脈 寬的周期信號(hào)，并對(duì)頻率計(jì)的每一計(jì)數(shù)器 cnt10的ENA使能端進(jìn)行同步控制。當(dāng)TSTEN 為高電平時(shí)，允許計(jì)數(shù)；低電平時(shí)，停止計(jì)數(shù)，并保持其所計(jì)的數(shù)。在停止計(jì)數(shù)期間， 首先需要一個(gè)鎖存信號(hào)LOAD勺上跳沿將計(jì)數(shù)器在前1秒鐘的計(jì)數(shù)值鎖存進(jìn)32位鎖存器 REG32中，并由外部的譯碼器譯出并穩(wěn)定顯示。鎖存信號(hào)之后，必須由清零信號(hào)CLR_CNT 對(duì)計(jì)數(shù)器進(jìn)行清零，為下一秒鐘的計(jì)數(shù)操作做準(zhǔn)備。當(dāng)系統(tǒng)正常工作時(shí)，脈沖發(fā)生器提供的

51、 1 Hz 的輸入信號(hào)，經(jīng)過(guò)測(cè)頻控制信號(hào)發(fā)生 器進(jìn)行信號(hào)的變換，產(chǎn)生計(jì)數(shù)信號(hào)，被測(cè)信號(hào)通過(guò)信號(hào)整形電路產(chǎn)生同頻率的矩形波， 送入計(jì)數(shù)模塊，計(jì)數(shù)模塊對(duì)輸入的矩形波進(jìn)行計(jì)數(shù)，將計(jì)數(shù)結(jié)果送入鎖存器中，保證系 統(tǒng)可以穩(wěn)定顯示數(shù)據(jù)， 顯示譯碼驅(qū)動(dòng)電路將二進(jìn)制表示的計(jì)數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的能夠在 數(shù)碼顯示管上可以顯示的十進(jìn)制結(jié)果。在數(shù)碼顯示管上可以看到計(jì)數(shù)結(jié)果 3 。2.2 測(cè)頻原理及誤差分析2.3.1 常用測(cè)頻方案頻率測(cè)量方案方案一：采用周期法。 通過(guò)測(cè)量待測(cè)信號(hào)的周期并求其倒數(shù)， 需要有標(biāo)準(zhǔn)倍的頻率， 在待測(cè)信號(hào)的一個(gè)周期內(nèi)， 記錄標(biāo)準(zhǔn)頻率的周期數(shù)， 這種方法的計(jì)數(shù)值會(huì)產(chǎn)生最大為±1 個(gè)脈沖誤差

52、，并且測(cè)試精度與計(jì)數(shù)器中記錄的數(shù)值有關(guān)，為了保證測(cè)試精度，測(cè)周期法 僅適用于低頻信號(hào)的測(cè)量。方案二：采用直接測(cè)頻法。直接測(cè)頻法就是在確定的閘門(mén)時(shí)間內(nèi)，記錄被測(cè)信號(hào)的脈沖個(gè)數(shù)。由于閘門(mén)時(shí)間通常不是待測(cè)信號(hào)的整數(shù)倍，這種方法的計(jì)數(shù)值也會(huì)產(chǎn)生最大 為±1個(gè)脈沖誤差。進(jìn)一步分析測(cè)量準(zhǔn)確度：設(shè)待測(cè)信號(hào)脈沖周期為T(mén)x,頻率為Fx,當(dāng)測(cè)量時(shí)間為T(mén)=1s時(shí)，測(cè)量準(zhǔn)確度為& =Tx/T=1/Fx。由此可知直接測(cè)頻法的測(cè)量準(zhǔn)確度 與信號(hào)的頻率有關(guān)：當(dāng)待測(cè)信號(hào)頻率較高時(shí),測(cè)量準(zhǔn)確度也較高,反之測(cè)量準(zhǔn)確度也較 低。因此直接測(cè)頻法只適合測(cè)量頻率較高的信號(hào)，不能滿足在整個(gè)測(cè)量頻段內(nèi)的測(cè)量精 度保持不變的

53、要求。方案三：采用等精度頻率測(cè)量法， 測(cè)量精度保持恒定， 不隨所測(cè)信號(hào)的變化而變化。 在快速測(cè)量的要求下，要保證較高精度的測(cè)頻，必須采用較高的標(biāo)準(zhǔn)頻率信號(hào)。單片機(jī) 受本身時(shí)鐘頻率和若干指令運(yùn)算的限制，測(cè)頻速度較慢，無(wú)法滿足高速、高精度的測(cè)頻 要求；而采用高集成度、高速的現(xiàn)場(chǎng)可編程門(mén)陣列FPGA為實(shí)現(xiàn)高速、高精度的測(cè)頻提供了保證。本設(shè)計(jì)所采用的測(cè)頻方法就是等精度頻率測(cè)量法， 下面我們將對(duì)等精度頻率測(cè)量法 做進(jìn)一步介紹。2.3.2 等精度測(cè)頻原理等精度測(cè)頻方法是在直接測(cè)頻方法的基礎(chǔ)上發(fā)展起來(lái)的。 它的閘門(mén)時(shí)間不是固定的 值，而是被測(cè)信號(hào)周期的整數(shù)倍，即與被測(cè)信號(hào)同步，因此，避除了對(duì)被測(cè)信號(hào)計(jì)數(shù)所

54、產(chǎn)生±1個(gè)字誤差，并且達(dá)到了在整個(gè)測(cè)試頻段的等精度測(cè)量。其測(cè)頻原理如圖 2.1 所 示。在測(cè)量過(guò)程中，有兩個(gè)計(jì)數(shù)器分別對(duì)標(biāo)準(zhǔn)信號(hào)和被測(cè)信號(hào)同時(shí)計(jì)數(shù)。首先給出閘門(mén) 開(kāi)啟信號(hào) （預(yù)置閘門(mén)上升沿 ），此時(shí)計(jì)數(shù)器并不開(kāi)始計(jì)數(shù)，而是等到被測(cè)信號(hào)的上升沿到 來(lái)時(shí)，計(jì)數(shù)器才真正開(kāi)始計(jì)數(shù)。然后預(yù)置閘門(mén)關(guān)閉信號(hào) （下降沿）到時(shí)，計(jì)數(shù)器并不立即 停止計(jì)數(shù)，而是等到被測(cè)信號(hào)的上升沿到來(lái)時(shí)才結(jié)束計(jì)數(shù)，完成一次測(cè)量過(guò)程?？梢钥?出，實(shí)際閘門(mén)時(shí)間 t 與預(yù)置閘門(mén)時(shí)間 t1 并不嚴(yán)格相等，但差值不超過(guò)被測(cè)信號(hào)的一個(gè) 周期4 。預(yù)置閘門(mén)實(shí)際閘門(mén)標(biāo)準(zhǔn)閘門(mén)被測(cè)閘門(mén)應(yīng)圖2.1 等精度測(cè)頻原理波形圖等精度測(cè)頻的實(shí)現(xiàn)方法可簡(jiǎn)

55、化為圖 2.2所示。CNT1和CNT2是兩個(gè)可控計(jì)數(shù)器，標(biāo)準(zhǔn)頻率信號(hào)從CNT1的時(shí)鐘輸入端CLK俞入；經(jīng)整形后的被測(cè)信號(hào)從CNT2的時(shí)鐘輸入端CLK輸入。當(dāng)預(yù)置門(mén)控信號(hào)為高電平時(shí)，經(jīng)整形后的被測(cè)信號(hào)的上升沿通過(guò)D觸發(fā)器的Q端同時(shí)啟動(dòng)CNT1和CNT2 CNT1 CNT2同時(shí)對(duì)標(biāo)準(zhǔn)頻率信號(hào)和經(jīng)整形后的被測(cè)信號(hào)進(jìn) 行計(jì)數(shù)，分別為Ns與2。當(dāng)預(yù)置門(mén)信號(hào)為低電平的時(shí)候，后而來(lái)的被測(cè)信號(hào)的上升沿將 使兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉，所測(cè)得的頻率為 (F s/N s)*NX。則等精度測(cè)量方法測(cè)量精度與預(yù) 置門(mén)寬度的標(biāo)準(zhǔn)頻率有關(guān)，與被測(cè)信號(hào)的頻率無(wú)關(guān)。在預(yù)置門(mén)時(shí)間和常規(guī)測(cè)頻閘門(mén)時(shí)間 相同而被測(cè)信號(hào)頻率不同的情況下，等精

56、度測(cè)量法的測(cè)量精度不變。圖2.2 等精度測(cè)頻實(shí)現(xiàn)原理圖2.3.3誤差分析設(shè)在一次實(shí)際閘門(mén)時(shí)間t中計(jì)數(shù)器對(duì)被測(cè)信號(hào)的計(jì)數(shù)值為 Nx,對(duì)標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)值 為Ns。標(biāo)準(zhǔn)信號(hào)的頻率為fs，則被測(cè)信號(hào)的頻率如式(2-1):fx=(Nx/Ns)fs(2-1)由式 1-1 可知，若忽略標(biāo)頻 fs 的誤差，則等精度測(cè)頻可能產(chǎn)生的相對(duì)誤差如式(2-2):S =(|fxe- fx|/fxe) x 100%(2-2)其中 fxe 為被測(cè)信號(hào)頻率的準(zhǔn)確值。在測(cè)量中，由于 fx 計(jì)數(shù)的起停時(shí)間都是由該信號(hào)的上升沿觸發(fā)的，在閘門(mén)時(shí)間 t 內(nèi)對(duì)fx的計(jì)數(shù)Nx無(wú)誤差(t=NxTx);對(duì)fs的計(jì)數(shù)Ns最多相差一個(gè)數(shù)的誤差，即

57、| Ns| < 1, 其測(cè)量頻率如式 (2-3):fxe=Nx/(Ns+ Ns) fs(2-3)將式(2-1) 和(2-3) 代入式(2-2) ，并整理如式 (2-4) ：S =| Ns|/ Ns< 1/Ns=1/( t fs)(2-4)由上式可以看出，測(cè)量頻率的相對(duì)誤差與被測(cè)信號(hào)頻率的大小無(wú)關(guān)，僅與閘門(mén)時(shí)間 和標(biāo)準(zhǔn)信號(hào)頻率有關(guān)，即實(shí)現(xiàn)了整個(gè)測(cè)試頻段的等精度測(cè)量。閘門(mén)時(shí)間越長(zhǎng)，標(biāo)準(zhǔn)頻率 越高，測(cè)頻的相對(duì)誤差就越小。標(biāo)準(zhǔn)頻率可由穩(wěn)定度好、精度高的高頻率晶體振蕩器產(chǎn) 生，在保證測(cè)量精度不變的前提下，提高標(biāo)準(zhǔn)信號(hào)頻率，可使閘門(mén)時(shí)間縮短，即提高測(cè) 試速度5 。本章小結(jié)本章從各個(gè)方面說(shuō)明了頻率計(jì)的工作原理，介紹了頻率測(cè)量的原理和誤差的分析， 通過(guò)對(duì)各種頻率測(cè)量方法的比對(duì)，對(duì)等精度頻率計(jì)的實(shí)現(xiàn)，在理論上起到了作用3. 數(shù)字頻率計(jì)的系統(tǒng)設(shè)計(jì)與功能仿真3.1系統(tǒng)的總體設(shè)計(jì)當(dāng)系統(tǒng)正常工作時(shí)，由系統(tǒng)時(shí)鐘提供的100MHz的輸入信號(hào)，經(jīng)過(guò)信號(hào)源模塊， 先通過(guò)100分頻產(chǎn)生1MHZ的時(shí)鐘信號(hào)，再將1MHZ的