AMBA_AXI總線詳解

1、AXI總線協(xié)議資料整理第一部分:1、AXI 簡(jiǎn)介：AXI （ Adva need eXte nsible In terface 是一種總線協(xié)議，該協(xié)議是ARM 公司提出的 AMBA (Advaneed Microcontroller Bus Architecture) 3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首 地址，同時(shí)分離的讀寫(xiě)數(shù)據(jù)通道、并支持顯著傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易 就行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。AXI技術(shù)豐富了現(xiàn)有 的AMBA標(biāo)準(zhǔn)內(nèi)容，滿足超高性

2、能和復(fù)雜的片上系統(tǒng)（SoC）設(shè)計(jì)的需求。2、AXI特點(diǎn)：?jiǎn)蜗蛲ǖ荔w系結(jié)構(gòu)。信息流只以單方向傳輸，簡(jiǎn)化時(shí)鐘域間的 橋接，減少門(mén)數(shù)量。當(dāng)信號(hào)經(jīng)過(guò)復(fù)雜的片上系統(tǒng)時(shí)，減少延時(shí)。支持多項(xiàng)數(shù)據(jù)交換。通過(guò)并行執(zhí)行猝發(fā)操作，極大地提高了數(shù)據(jù)吞吐能力, 可在更短的時(shí)間內(nèi)完成任務(wù)，在滿足高性能要求的同時(shí)，又減少了功耗。獨(dú)立的地址和數(shù)據(jù)通道。地址和數(shù)據(jù)通道分開(kāi)，能對(duì)每一個(gè)通道進(jìn)行單獨(dú)優(yōu) 化，可以根據(jù)需要控制時(shí)序通道，將時(shí)鐘頻率提到最高，并將延時(shí)降到最低。第二部分: 本部分對(duì)AXI1.0協(xié)議的各章進(jìn)行整理。第一章本章主要介紹AXI協(xié)議和AXI協(xié)議定義的基礎(chǔ)事務(wù)。1、AXI總線共有5個(gè)通道分別是read address

3、 channel、 write address channel、 read data channel、 write data channe、 write responsechanne。每一個(gè)AXI傳輸通道都是單方向的。2、每一個(gè)事務(wù)都有地址和控制信息在地址通道（address channel中，用來(lái)描 述被傳輸數(shù)據(jù)的性質(zhì)。3、讀事務(wù)的結(jié)構(gòu)圖如下:Figure 1-1 Channel architecture of reads4、寫(xiě)事務(wù)的結(jié)構(gòu)圖如下:Figure 1-2 Channel architecture of writesVALD、READY 握手5、這5條獨(dú)立的通道都包含一個(gè)信息信號(hào)和

4、一個(gè)雙路的機(jī)制。6 信息源通過(guò)VALID信號(hào)來(lái)指示通道中的數(shù)據(jù)和控制信息什么時(shí)候有效。目 地源用READY信號(hào)來(lái)表示何時(shí)能夠接收數(shù)據(jù)。讀數(shù)據(jù)和寫(xiě)數(shù)據(jù)通道都包括一個(gè)LAST信號(hào)，用來(lái)指明一個(gè)事物傳輸?shù)淖詈笠粋€(gè)數(shù)據(jù)。7、讀和寫(xiě)事務(wù)都有他們自己的地址通道， 這地址通道攜帶著傳輸事務(wù)所必須的 地址和信息。8、讀數(shù)據(jù)通道傳送著從設(shè)備到主機(jī)的讀數(shù)據(jù)和讀響應(yīng)信息。讀響應(yīng)信息指明讀事務(wù)的完成狀態(tài)。9、寫(xiě)數(shù)據(jù)通路傳送著主機(jī)向設(shè)備的寫(xiě)數(shù)據(jù)。每八個(gè)數(shù)據(jù)都會(huì)有一個(gè)byte lane，用來(lái)指明數(shù)據(jù)總線上面的哪些byte有效。寫(xiě)響應(yīng)通道提供了設(shè)備響應(yīng)寫(xiě)事務(wù)的一種方式。這完成信號(hào)每一次突發(fā)式讀寫(xiě)會(huì)產(chǎn)生一個(gè)。10、主機(jī)和設(shè)備

5、的接口和互聯(lián)圖如下:1 Master 11 Master 2Master 3|14Interface1Interconnect|一 11 Slave 1 S'llawe 2I Slave 3Slave 4InterfaceFigure 1-3 Interface and interconnect11、傳輸?shù)刂沸畔⒑蛿?shù)據(jù)都是在 VALID和READY同時(shí)為高時(shí)有效。Note Tbe master also drives, a set of co nt ml signals showing the length and type of the bursi, hul these signal

6、s are iHTiii怦d trorii the figure for clurily.12、突發(fā)式讀的時(shí)序圖如下:TO T1 12 T3 T4 TS T6 T7 Tfl T9 T10 TH T12T13廠lTTTJTULTTTTTTTTTTJLFLFLTLJ ARADDrK ARVALID JARREADYRDATARLASTnVAUlDRREADYfAO；x飛Figure 1-4 Read (xir»t當(dāng)?shù)刂烦霈F(xiàn)在地址總線后，傳輸?shù)臄?shù)據(jù)將出現(xiàn)在讀數(shù)據(jù)通道上。設(shè)備保持VALID為低直到讀數(shù)據(jù)有效。為了表明一次突發(fā)式讀寫(xiě)的完成，設(shè)備用RLAST信號(hào)來(lái)表示最后一個(gè)被傳輸?shù)臄?shù)據(jù)。13、

7、重疊突發(fā)式讀時(shí)序圖如下:Figure VS Overlapping r«ad burstsTO Tl T2 T3 T4 TS T6 T7 TS T9 TIO T11112aclkhnnnn-nnr n n n nWADDH "3門(mén) B廠.！ARV ALIO' If%ARREADy .廠=1!# i：:設(shè)備會(huì)在第一次突發(fā)式讀完成后處理第二次突發(fā)式讀數(shù)據(jù)。也就意味著，主機(jī)一 開(kāi)始傳送了兩個(gè)地址給設(shè)備。設(shè)備在完全處理完第一個(gè)地址的數(shù)據(jù)之后才開(kāi)始處 理第二個(gè)地址的數(shù)據(jù)。VVRE ADY14、突發(fā)式寫(xiě)時(shí)序圖如下:AWADDR KX!=?，1J1.JAWVALID _JjAWR

8、EADY /j；WDATAnnrnfDwxywx;WLASTWVALJDTO T1 T2aclkIIfIT3 T4 T5 16 T7 TQ T9 T10/見(jiàn)STQR11_JISf 入BRESPBVALID0READYFigure 1-6 Write burst這一過(guò)程的開(kāi)始時(shí)，主機(jī)發(fā)送地址和控制信息到寫(xiě)地址通道中，然后主機(jī)發(fā)送每一個(gè)寫(xiě)數(shù)據(jù)到寫(xiě)數(shù)據(jù)通道中。當(dāng)主機(jī)發(fā)送最后一個(gè)數(shù)據(jù)時(shí)，WLAST信號(hào)就變?yōu)楦?。?dāng)設(shè)備接收完所有數(shù)據(jù)之后他將一個(gè)寫(xiě)響應(yīng)發(fā)送回主機(jī)來(lái)表明寫(xiě)事務(wù)完成。15、AXI協(xié)議支持亂序傳輸。他給每一個(gè)通過(guò)接口的事務(wù)一個(gè)IDtag。協(xié)議要求相同ID tag的事務(wù)必須有序完成，而不同ID t

9、ag可以亂序完成。第二章本章主要介紹一些信號(hào)描述，其中包括全局信號(hào)、寫(xiě)地址通道信號(hào)、寫(xiě)數(shù)據(jù)通道信號(hào)、寫(xiě)響應(yīng)通道信號(hào)、讀地址通道信號(hào)、讀數(shù)據(jù)通道信號(hào)、低功耗接口信 號(hào)。本章的所有表都是以32位的數(shù)據(jù)總線、4位的寫(xiě)數(shù)據(jù)閘門(mén)、4位的ID段。1、全局信號(hào)信號(hào)源描述ACLKClock source全局時(shí)鐘信號(hào)ARESETnReset source全局復(fù)位信號(hào)，低電平有效2、寫(xiě)地址通道信號(hào)信號(hào)源描述AWID3:0主機(jī)與地址ID，這個(gè)信號(hào)是與地址信號(hào)組的ID tag。AWADDR31:0主機(jī)寫(xiě)地址。AWLEN3:0主機(jī)突發(fā)式寫(xiě)的長(zhǎng)度。此長(zhǎng)度決定突發(fā)式寫(xiě)所傳輸?shù)臄?shù)據(jù)的 個(gè)數(shù)。AWSIZE2:0主機(jī)突發(fā)式寫(xiě)的大

10、小。AWBURST1:0主機(jī)突發(fā)式寫(xiě)的類(lèi)型。AWLOCK1:0主機(jī)鎖類(lèi)型。AWCACHE3:0主機(jī)Cache類(lèi)型。這信號(hào)指明事務(wù)的 bufferable、cacheable write-through、write-back、allocate attributes信息。AWPROT2:0主機(jī)保護(hù)類(lèi)型。AWVALID主機(jī)寫(xiě)地址有效。1 =地址和控制信息有效0=地址和控制信息無(wú)效這個(gè)信號(hào)會(huì)一直保持，直到 AWREADY變?yōu)楦?。AWREADY設(shè)備寫(xiě)地址準(zhǔn)備好。這個(gè)信號(hào)用來(lái)指明設(shè)備已經(jīng)準(zhǔn)備好接受 地址和控制信息了。1 =設(shè)備準(zhǔn)備好0=設(shè)備沒(méi)準(zhǔn)備好3、寫(xiě)數(shù)據(jù)通道信號(hào)信號(hào)源描述WID3:0主機(jī)寫(xiě)ID tag

11、, WID的值必須與AWID的值匹配WDATA31:0主機(jī)寫(xiě)的數(shù)據(jù)。WSTRB3:0主機(jī)寫(xiě)閥門(mén)。WSTRBn標(biāo)示的區(qū)間為 WDATA(8*n)+7:(8*n)6356 SS関師4& 3032' 3124 D16 15B107e54J211D1Figure J-l Byte m ineippingWLAST主機(jī)寫(xiě)的最后一個(gè)數(shù)據(jù)。WVALID主機(jī)寫(xiě)有效1=寫(xiě)數(shù)據(jù)和閥門(mén)有效0=寫(xiě)數(shù)據(jù)和閥門(mén)無(wú)效WREADY設(shè)備寫(xiě)就緒。指明設(shè)備已經(jīng)準(zhǔn)備好接受數(shù)據(jù)了1=設(shè)備就緒0=設(shè)備未就緒4、寫(xiě)響應(yīng)通道信號(hào)信號(hào)源描述BID3:0設(shè)備響應(yīng)ID ，這個(gè)數(shù)值必須與AWID的數(shù)值匹配。BRES P1:0設(shè)備寫(xiě)響

12、應(yīng)。這個(gè)信號(hào)指明寫(xiě)事務(wù)的狀態(tài)?？赡苡械捻憫?yīng)：OKAY、EXOKAY、SLVERR、DECERR。BVALID設(shè)備寫(xiě)響應(yīng)有效。1=寫(xiě)響應(yīng)有效0 =寫(xiě)響應(yīng)無(wú)效BREADY主機(jī)接受響應(yīng)就緒。該信號(hào)表示主機(jī)已經(jīng)能夠接受響應(yīng)信息。1 =主機(jī)就緒0=主機(jī)未就緒5、讀地址通道信號(hào)信號(hào)源描述ARID3:0主機(jī)讀地址ID。ARADDR31:0主機(jī)讀地址。ARLEN3:0主機(jī)突發(fā)式讀長(zhǎng)度。ARSIZE2:0主機(jī)突發(fā)式讀大小。ARBURST1:0主機(jī)突發(fā)式讀類(lèi)型。ARLOCK1:0主機(jī)鎖類(lèi)型。ARCACHE3:0主機(jī)Cache類(lèi)型。ARP ROT2:0主機(jī)保護(hù)類(lèi)型。ARVALID主機(jī)讀地址有效。信號(hào)一直保持，直到

13、ARREADY為高。1=地址和控制信息有效0=地址和控制信息無(wú)效ARREADY設(shè)備讀地址就緒。指明設(shè)備已經(jīng)準(zhǔn)備好接受數(shù)據(jù)了。1=設(shè)備就緒0=設(shè)備未就緒6讀數(shù)據(jù)通道信號(hào)信號(hào)源描述RID3:0設(shè)備讀ID tag。RID的數(shù)值必須與ARID的數(shù)值匹配。RDATA31:0設(shè)備讀數(shù)據(jù)。RRES P1:0設(shè)備讀響應(yīng)。這個(gè)信號(hào)指明讀傳輸?shù)臓顟B(tài)：OKAY、EXOKAY、SLVERR、DECERR。RLAST設(shè)備讀事務(wù)傳送的最后一個(gè)數(shù)據(jù)。RVALID設(shè)備讀數(shù)據(jù)有效。1 =讀數(shù)據(jù)有效。0 =讀數(shù)據(jù)無(wú)效。RREADY主機(jī)讀數(shù)據(jù)就緒。1=主機(jī)就緒 0=主機(jī)未就緒7、低功耗接口信號(hào)信號(hào)源描述CSYSREQCLOCK c

14、on troller系統(tǒng)低功耗請(qǐng)求。此信號(hào)來(lái)自系統(tǒng)時(shí)鐘控制 器，使外圍設(shè)備進(jìn)入低功耗狀態(tài)。CSYSACK外圍設(shè)備低功耗請(qǐng)求應(yīng)答。CACTIVE外圍設(shè)備Clock active1=外圍設(shè)備時(shí)鐘請(qǐng)求0=外圍設(shè)備時(shí)鐘無(wú)請(qǐng)求第三章本章介紹主機(jī)/設(shè)備之間的握手過(guò)程以及 READY和VALD握手信號(hào)的關(guān)系以及默認(rèn)值。1、全部5個(gè)通道使用相同的VALID/READY握手機(jī)制傳輸數(shù)據(jù)及控制信息。傳輸源產(chǎn)生VLAID信號(hào)來(lái)指明何時(shí)數(shù)據(jù)或控制信息有效。而目地源產(chǎn)生 READY信號(hào)來(lái)指明已經(jīng)準(zhǔn)備好接受數(shù)據(jù)或控制信息。傳輸發(fā)生在VALID和READY信號(hào)同時(shí)為高的時(shí)候。VALID和READY信號(hào)的出現(xiàn)有三種關(guān)系。(1

15、) VALID先變高READY后變高。時(shí)序圖如下:ACLKIINIFORMATIIONVALIDREADYFigure 3-1 VALID before READY handshake在箭頭處信息傳輸發(fā)生。(2) READY先變高VALID后變高。時(shí)序圖如下:ACLKINFORMATIONVALIDREADY Jj同樣在箭頭處信息傳輸發(fā)生。(3) VALID和READY信號(hào)同時(shí)變高。時(shí)序圖如下:Figure 3-3 VALID with READY handshake在這種情況下，信息傳輸立馬發(fā)生，如圖箭頭處指明信息傳輸發(fā)生。2、通道之間的關(guān)系地址、讀、寫(xiě)和寫(xiě)響應(yīng)通道之間的關(guān)系是靈活的。例如，

16、寫(xiě)數(shù)據(jù)可以出現(xiàn)在接口上早于與其相關(guān)聯(lián)的寫(xiě)地址。也有可能寫(xiě)數(shù)據(jù) 與寫(xiě)地址在一個(gè)周期中出現(xiàn)。兩種關(guān)系必須被保持:(1) 讀數(shù)據(jù)必須總是跟在與其數(shù)據(jù)相關(guān)聯(lián)的地址之后。(2) 寫(xiě)響應(yīng)必須總是跟在與其相關(guān)聯(lián)的寫(xiě)事務(wù)的最后出現(xiàn)。3、通道握手信號(hào)之間的依賴(lài)性讀事務(wù)握手依賴(lài)關(guān)系如圖:Figure 3-4 Read transaction handshake dependencies(1) 設(shè)備可以在ARVALID出現(xiàn)的時(shí)候在給出ARREADY信號(hào)，也可以先給出ARREADY 信號(hào)，再等待 ARVALID信號(hào)。(2)但是設(shè)備必須等待 ARVALID和ARREADY信號(hào)都有效才能給出 RVALID信號(hào)，開(kāi)始數(shù)據(jù)傳

17、輸。出信號(hào) AWVALID 或 WVLAID。(2)設(shè)備可以等待信號(hào)AWVALID或WVALID信號(hào)有效或者兩個(gè)都有效之后再給出AWREADY信號(hào)。(3) 設(shè)備可以等待AWVALID或WVALID信號(hào)有效或者兩個(gè)信號(hào)都有效之后再給出WREADY信號(hào)。Note It is important that during a write transacnon* a masier must not wait tnr AWKKAIJY to be asserted before drivimg WVALfD. This could cause a deadlock condition if the sbv

18、e is converstly w/ailing lor WVALID before asserting AW REA DY.第四章本章主要介紹AXI突發(fā)式讀寫(xiě)的類(lèi)型和在一次突發(fā)式讀寫(xiě)事務(wù)內(nèi)如何計(jì)算地址和 byte lanes1、突發(fā)式讀寫(xiě)的地址必須以4KB對(duì)齊。must not cross 4KB bounduries to prevenl them from crossing boundaries between slaves and lo limii the sie of the address incrcmenier required wiihin kIuvcs-2、信號(hào)AWLEN或信

19、號(hào)ARLEN指定每一次突發(fā)式讀寫(xiě)所傳輸?shù)臄?shù)據(jù)的個(gè)數(shù)。具體信息如下圖:Table 4-1 Burst length encodingARLEN3：0 AWLEN3:0Number of data transfersbOOOObOCKH2bOOlO3IIbl lot14blllOJ5bl II t163、ARSIZE信號(hào)或AWSIZE信號(hào)指定每一個(gè)時(shí)鐘節(jié)拍所傳輸?shù)臄?shù)據(jù)的最大位數(shù)。具體信息如下圖:Table 4-2 Burst size encodingARSIIZE2:0 AWStZE|2:0Bytes in transferbOOO1bOOl2bOlO4W)1 I8bl 0016hlOl32bl

20、lO64bl 1 128需要注意的是任何傳輸?shù)腟IZE都不能超過(guò)數(shù)據(jù)總線的寬度。4、AXI協(xié)議定義了三種突發(fā)式讀寫(xiě)的類(lèi)型：固定式的突發(fā)讀寫(xiě)、增值式突發(fā)讀寫(xiě)、包裝式突發(fā)讀寫(xiě)。用信號(hào) ARBURST或AWBURST來(lái)選擇突發(fā)式讀寫(xiě)的類(lèi)型。具體信息如下圖:發(fā)式讀寫(xiě)是重復(fù)的對(duì)一個(gè)相同的位置進(jìn)行存取。例如FIFO。Table 4-3 Burst type encodingABBURST1：0l AWBURSTI1：01Burst typeFIXEDDescdptlonFkctknidncjiK bursiAccessFIFO'iypcbOIINCR1 ncremeiK i ng-itdd re

21、ss hurstNormal 網(wǎng)inenwirjblOWK A P1 itrcmenl i n|；-addiuiii hurU ihiil vi ripi 忖 n lower iiJdi 侏h 閃 the w也p botnidar.Ciiuhe linehill,ke served-(1)固定式突發(fā)讀寫(xiě)是指地址是固定的，每一次傳輸?shù)牡刂范疾蛔?。這樣的突(2) 增值式突發(fā)讀寫(xiě)是指每一次讀寫(xiě)的地址都比上一次的地址增加一個(gè)固定的值。(3) 包裝式突發(fā)讀寫(xiě)跟增值式突發(fā)讀寫(xiě)類(lèi)似。包裝式突發(fā)讀寫(xiě)的地址是包數(shù)據(jù)的低地址當(dāng)?shù)竭_(dá)一個(gè)包邊界。包裝式突發(fā)讀寫(xiě)有兩個(gè)限制:起始地址必須以傳輸?shù)膕ize對(duì)齊。突發(fā)式讀寫(xiě)的

22、長(zhǎng)度必須是2、4、8或者16。5、關(guān)于一些地址的計(jì)算公式。Start Address主機(jī)發(fā)送的起始地址Number_Bytes每一次數(shù)據(jù)傳輸所能傳輸?shù)臄?shù)據(jù)byte的最大數(shù)量Data_Bus_Bytes數(shù)據(jù)總線上面byte Ianes的數(shù)量Alig ned_Address對(duì)齊版本的起始地址Burst_Le ngth一次突發(fā)式讀寫(xiě)所傳輸?shù)臄?shù)據(jù)的個(gè)數(shù)Address_N每一次突發(fā)式讀寫(xiě)所傳輸?shù)牡刂窋?shù)量，范圍是2-16Wrap_Bo un dary包裝式突發(fā)讀寫(xiě)的最低地址Lower_Byte_La ne傳輸?shù)淖畹偷刂返腷yte laneUpp er_Byte_La ne傳輸?shù)淖罡叩刂返腷yte lane

23、INT(x)對(duì)x進(jìn)行向下取整F面是計(jì)算公式:Start_Address = ADDRNumber_Bytes = 2SIZEBurst_Le ngth = LEN + 1Alig ned_Address = (INT(Start_Address / Number_Bytes) ) x Number_BytesAddress_1 = Start_AddressAddress_N = Aligned_Address + (N - 1) x Number_BytesWrap_Bou ndary = (INT(Start_Address / (Number_Bytes x Burst_Le ngth)

24、 x (Number_Bytes x Burst_Le ngth)如果有 Address_N = Wrap_Boundary + (Number_Bytes x Burst_Length)則后面的公式成立 Address_N = Wrap_Boundary。第一次突發(fā)式讀寫(xiě):Lower_Byte_La ne = Start_Address - (INT(Start_Address / Data_Bus_Bytes) x Data_Bus_BytesUpp er_Byte_La ne = Alig ned_Address + (Number_Bytes - 1)-(INT(Start_Addre

25、ss / Data_Bus_Bytes) x Data_Bus_Bytes除了第一次讀寫(xiě)之后的讀寫(xiě)：Lower_Byte_Lane = Address_N - (INT(Address_N / Data_Bus_Bytes) x Data_Bus_BytesUpp er_Byte_La ne = Lower_Byte_La ne + Number_Bytes - 1DATA(8 x Upper_Byte_Lane) + 7 : (8 x Lower_Byte_Lane)。第五章本章描述了 AXI協(xié)議支持的系統(tǒng)級(jí)的Cache和保護(hù)單元。1、ARCACHE3:0和 AWCACHE3:0的編碼如下圖

26、:WARACBTransaction attributes0000Noncacheable and nonbuffcrable0001BuJfcrublc only001)Cacheable, but do not allocate0011Cacheahle anti bLitferahle, but di> noi al locale10仃Resen ed001Refers cd010Cacheuhk AMire-Ihroiigh, allcKate on reads only樸11Cacheable wriie-huck.on reads cnivT10<10Reserved1

27、0(1Reserved3010Cacheabk vtriiLthrough, alloca心 on wriles only1011Cacheabk write-b；iek. allocate on writes only100Hesered1(11Reserved11Cachcuhk wrUc-thiougi, ulhKUte on boih豈 and wriiies11Caclicabk wnie-back, alkxjatc on both reads Lind writes在一些情況下，信號(hào)AWACAHE可以用來(lái)確定哪個(gè)部件來(lái)提供寫(xiě)響應(yīng)。 如果寫(xiě)事務(wù)被指定為bufferable，那么他接

28、受來(lái)自橋或者系統(tǒng)級(jí)的cache提供的寫(xiě)響 應(yīng)。如果事務(wù)被指定為non-bufferable,那么寫(xiě)響應(yīng)必須有最終目的源提供。2、AWPROT或者ARPROT信號(hào)提供三種級(jí)別的存取保護(hù):(1)正常存取或者特權(quán)存取，ARPROT0和AWPROT0(2)安全性存取或者沒(méi)有安全性存取，ARPROT1和AWPROT1(3)指令存取或者數(shù)據(jù)存取 ARPROT2和AWPROT2信號(hào)ARPROT2:0和 信號(hào)AWPROT2:0的編碼如下圖:Table 5-2 P rotection encodingARPROT2:0 AWPROT2:0Protection level01 = privileged acces

29、s0 = normal access11 = iiorisecure access0 = secure access21 = instruction access0 = data access第六章本章描述了 AXI協(xié)議工具的獨(dú)占式存取和鎖存取機(jī)制。1、當(dāng)對(duì)自動(dòng)存取時(shí)能之后，可以通過(guò)信號(hào) ARLOCK1:0或信號(hào)AWLOCK1:0來(lái)配置獨(dú)占式存取和鎖存取。編碼如下圖：Table 6-1 Atomic access encodingARLOCK1:0 AWLOCKt1:0Access typebOONormal accessbOlExclusive accessblOLcocked access

30、bllReserved我們通過(guò)信號(hào)ARLOCK1:0或AWLOCK1:0來(lái)選擇獨(dú)占式存取，用信號(hào)EXOKAY 和 OKAY。RRESP1:0或BRESP1:0來(lái)指明獨(dú)占式存取的成功與否。2、主機(jī)在請(qǐng)求獨(dú)占式存取時(shí)，設(shè)備會(huì)返回兩個(gè)響應(yīng)分別是EXOKAY是指設(shè)備支持獨(dú)占式存取，而 OKAY是指設(shè)備不支持獨(dú)占式存取。、 3、如果一個(gè)設(shè)備不支持獨(dú)占式存取，可以忽略信號(hào) ARLOCK1:0和 AWLOCK1:0。他必須提供OKAY響應(yīng)對(duì)正常式存取和獨(dú)占式存取。如果一個(gè) 設(shè)備要支持獨(dú)占式存取則必須有硬件監(jiān)視器。4、通過(guò)信號(hào)ARLOCK1:0或信號(hào)AWLOCK1:0對(duì)事務(wù)加鎖，需要確定只允許主機(jī)存取設(shè)備區(qū)域

31、直到一個(gè)未加鎖的事務(wù)從同一個(gè)主機(jī)完成。此處推薦鎖存取只 用來(lái)支持 legacy devices5、推薦遵循下面兩條建議，但是不強(qiáng)制：(1)保持所有鎖事務(wù)序列都在相同的 4KB地址區(qū)域內(nèi)。(2)限制用瑣事務(wù)序列對(duì)兩個(gè)事務(wù)加鎖。第七章本章描述了 AXI讀寫(xiě)事務(wù)的四個(gè)設(shè)備響應(yīng)。1、AXI協(xié)議對(duì)讀事務(wù)和寫(xiě)事務(wù)都有響應(yīng)。對(duì)于讀事務(wù)，讀響應(yīng)與讀數(shù)據(jù)一起發(fā)送給主機(jī)，而寫(xiě)事務(wù)將寫(xiě)響應(yīng)通過(guò)寫(xiě)響應(yīng)通道傳送。AXI協(xié)議的響應(yīng)類(lèi)型有OKAY、EXOKAY、SLVERR、DECERR。2、通過(guò)信號(hào)RRESP1:0和BRESP1:0來(lái)編碼響應(yīng)信號(hào)，具體如下圖:Table 7-1 RAE£P1:0| and Bn

32、ESP1:0 encodingRR ESP1:0BRE&P1 ;QResponseMeaningbmOKAYNormalokay iiidicfilc* if a ncrnial 恥代計(jì) Ms h«n suvcessful. Caniiulicalcdll exdushe旳iluir 一NNHXCKAYKuflLLGi世 ftcceq耳 okayindices thciT either the rend ar write pordeti of an exclii'iive accra hns beenblOSLVERRSkivt emir is iinsd when

33、lhe aevejis hiiu reached I he slave sucressfully hul iht? slave wisheii tf> reiLim an error enndition |o the ori pi noting master,hl IOKhRkiJecocieeuor i> jjenerated t>pLcalliy h> an in*亡mneti cnniponem 帕 mdicite that ilien? 祗 no 此ite M itw tnjfisjtliixi addresis.協(xié)議規(guī)定請(qǐng)求的需要傳輸?shù)臄?shù)據(jù)數(shù)量必須被執(zhí)行， 即

34、使有錯(cuò)誤報(bào)告。在一次突發(fā)式讀寫(xiě)的剩余數(shù)據(jù)不會(huì)被取消傳輸，即使有單個(gè)錯(cuò)誤報(bào)告。3、AXI協(xié)議的四種響應(yīng)類(lèi)型：正常存取成功、獨(dú)占式存取、設(shè)備錯(cuò)誤、譯碼錯(cuò)誤。AXI協(xié)議要求，在一個(gè)傳輸事務(wù)中的所有數(shù)據(jù)必須傳輸完成，即使有錯(cuò)誤狀態(tài)發(fā)生。第八章本章描述AXI協(xié)議用事務(wù)ID tags來(lái)處理多地址和亂序傳輸。1、下面介紹5中事務(wù)IDs:AWID 這個(gè)ID tag是寫(xiě)地址群組信號(hào)。WID這個(gè)是寫(xiě)ID tag在寫(xiě)事務(wù)中，與寫(xiě)數(shù)據(jù)在一起，主機(jī)傳送一個(gè)WID去匹配與地址相一致的 AWID。BID(3)這個(gè)ID tag是寫(xiě)響應(yīng)事務(wù)中。設(shè)備會(huì)傳送 BID去匹配與AWID 和WID相一致的事務(wù)。(4) ARID這個(gè)ID

35、tag是讀地址群組信號(hào)。(5) RID這個(gè)ID tag是在讀事務(wù)中。設(shè)備傳送RID去匹配與ARID相一致的事務(wù)。2、主機(jī)可以使用一個(gè)事務(wù)的ARID或者AWID段提供的附加信息排序主機(jī)的需要。事務(wù)序列規(guī)則如下:(1)從不同主機(jī)傳輸?shù)氖聞?wù)沒(méi)有先后順序限制。他們可以以任意順序完成。(2)從同一個(gè)主機(jī)傳輸?shù)牟煌琁D事務(wù)，也沒(méi)有先后順序限制。他們可以以任意順序完成。(3) 相同數(shù)值的AWID寫(xiě)事務(wù)數(shù)據(jù)序列必須按照順序依次寫(xiě)入主機(jī)發(fā)送的地址內(nèi)。(4) 相同數(shù)值的ARID讀事務(wù)數(shù)據(jù)序列必須遵循下面的順序:O當(dāng)從相同設(shè)備讀相同的ARID時(shí)，設(shè)備必須確保讀數(shù)據(jù)按照相同的地址順序接受。當(dāng)從不同的設(shè)備讀相同的ARI

36、D時(shí)，接口處必須確保讀數(shù)據(jù)按照主機(jī)發(fā)送的相 同的地址順序。(5) 在相同的AWID和ARID的讀事務(wù)和寫(xiě)事務(wù)之間沒(méi)有先后順序限制。如果 主機(jī)要求有順序限制，那么必須確保第一次事務(wù)完全完成后才開(kāi)始執(zhí)行第二個(gè)事 務(wù)。3、當(dāng)一個(gè)主機(jī)接口與interconnect相連時(shí)，interconnect會(huì)在信號(hào)ARID、AWID、WID段添加一位，每一個(gè)主機(jī)端口都是獨(dú)一無(wú)二的。這樣做有兩個(gè)影響:(1)主機(jī)不需要去知道其他主機(jī)的ID數(shù)值，因?yàn)閕nterconnect是ID值是唯一的,當(dāng)將主機(jī)number添加到段中。(2)在設(shè)備接口處的ID段的寬度要比主機(jī)接口處的ID段寬。對(duì)于讀數(shù)據(jù)，interconnect附加

37、一位到RID段中，用來(lái)判斷哪個(gè)主機(jī)端口讀取數(shù) 據(jù)。Interconnect會(huì)移除RID段中的這一位在將 RID的值送往正確的主機(jī)端口之前。第九章本章描述了 AXI讀寫(xiě)數(shù)據(jù)總線傳輸?shù)牟煌笮『徒涌谌绾斡米止?jié)不變 endian去握手混合 endian傳輸。1、Narrow傳輸，當(dāng)主機(jī)產(chǎn)生的數(shù)據(jù)寬度小于數(shù)據(jù)總線寬度時(shí)，地址和控制信息決定哪一個(gè)byte lanes為有效的數(shù)據(jù)。下面是兩個(gè)應(yīng)用byte lanes的例子:Exa mple 1:In Figure 9-2: tlie buisl has five ir;iiisfers the starling address is 0 each tnms

38、fer is eight bits the tj ansfers arc on a 32-bit bus.DATAJ7：0DATA15:BJDATA(Z3:leiDATA31:24JDATAJ7:0Byte lane used1st transfer2nd transfer3rd Iransfer4thi transferSth transferFigure 9-2 Narrow transfer example with 6-bit transfersExa mple 2：In Figure 9-3:* tlK burst has transfers* thv sLarting uddirs

39、s is 4* each transfer is 32 bits* the irajisfrs arc on a fi4-bt bus.DATAt63:32DATA|31:0DATAt6J:32Byte lane used1st trans fcr2n(± transferSrd transferFigure 9-3 Narrow transfer example with 32-bit transfers2、下面是一個(gè)數(shù)據(jù)不變性存取需求的數(shù)據(jù)結(jié)構(gòu)的例子。他包含頭信息，例如 source destination identifiers 這些信息是采用 little-endian 格式

40、，但是 payload 是big-e ndia n字節(jié)流，具體情況如下圖:3124 23Figure 9-4 Exam pie mixed-endian data structure數(shù)據(jù)不變性確保在數(shù)據(jù)結(jié)構(gòu)中l(wèi)ittle-endian存取頭信息的部分不會(huì)破壞其他 big-e ndia n 數(shù)據(jù)。早本章描述AXI協(xié)議不對(duì)齊握手傳輸。1、AXI協(xié)議允許主機(jī)使用低階地址行去標(biāo)示一個(gè)不對(duì)齊的起始地址在突發(fā)讀寫(xiě) 中。低階地址行的信息必須包含 byte lane strobes信息。2、 下面是幾個(gè)例子來(lái)表明數(shù)據(jù)以對(duì)齊或者不對(duì)齊的地址為起始地址，分別在32 位和64位數(shù)據(jù)總線上面?zhèn)鬏數(shù)那闆r。其中暗色的框表

41、示沒(méi)有傳輸?shù)臄?shù)據(jù)。1st transfer2nd transfer3rd transfer4th transfer1st transfer2nd transfer3rd transfer4th transferAddress: 0x01Transfer size; 32 bitsBurst type: incrementingBurst length: 4 transfersAddress: CxOOTransfer size: 32 bitsBurst type; incrementingBurst length: 4 Iransfers1st tra ns/er322nd transfer

42、3rd transfer4th transfer5th transfer1st tranter2nd transfer3rd transfer4th transfer5th transferFigure 10-1 Aligned and unaligned word Vansfers on a 32-bit busAddress: 0x01Transfer size: 32 bits Burst type; incrementing Burst length; 5 transfersAddress: 0x07 Transfer size; 32 bits Burst type: increme

43、nting Burst length: 5 transfersS356 W4& 4/豹3932 3124 23 leis8 7a1 7|lG15I31 2 1I Q11 716114 I3II 211I 01'F1EiDCB1 A 191 a1Is) IrnrtEFer?fxJ transfer3砧 trarmferAddress. bmAOTiransfer sk吐 32 bitsBursl ifxxeflientingBurst langih; 4 Irnnsfers1 F1 E： 11 D 11 c 11 A 11911 a 1了11 s 11511斗11 ：i1 g 1

44、1 11口14ih traruterFigure 10-3 Aligned wrappini word tfansfers on 且 64-bit busrriI D|c f1 19 II aI 2nd 'transferF 1E 1I D II c IR I1 A 1,e II aI 3ird kanafor17 1,16 I15 I 14 11312 I11I 10transfef1 s,t transferAddfvss 0x07Transfer aize' 32 tate Burst type; irtcrefnentirg Bcrsl length; 4 transfersT Is 1si 4 r2 110I 1sl iransferFED1 c 1B 1ASZnd tram湎F IEI 口1 c rB 1A9aI 3rd IransFerI IT 1le 1I 1161 1131 12 111,l10I 41h17 Iie I1帖1141131?111