組原課設(shè)陣列除法器的設(shè)計(jì)論文

1、I / 21航空航天大學(xué)課課 程程 設(shè)設(shè) 計(jì)計(jì) 報(bào)報(bào) 告告課程設(shè)計(jì)名稱(chēng)：計(jì)算機(jī)組成原理課程設(shè)計(jì)計(jì)算機(jī)組成原理課程設(shè)計(jì)課程設(shè)計(jì)題目：陣列除法器的設(shè)計(jì)陣列除法器的設(shè)計(jì)院（系）：計(jì)算機(jī)學(xué)院專(zhuān) 業(yè)： 班 級(jí)：學(xué) 號(hào)：姓 名：指導(dǎo)教師： 完成日期：2011年1月14日I / 21目目 錄錄第第 1 1 章總體設(shè)計(jì)方案章總體設(shè)計(jì)方案 1 11.1 設(shè)計(jì)原理 11.2 設(shè)計(jì)思路 31.3 設(shè)計(jì)環(huán)境 4第第 2 2 章詳細(xì)設(shè)計(jì)方案章詳細(xì)設(shè)計(jì)方案 7 72.1 頂層方案圖的設(shè)計(jì)與實(shí)現(xiàn) 72.1.1 創(chuàng)建頂層圖形設(shè)計(jì)文件 72.1.2 器件的選擇與引腳鎖定 82.1.3 編譯、綜合、適配 92.2 功能模塊的設(shè)計(jì)

2、與實(shí)現(xiàn) 92.3 仿真調(diào)試 11第第 3 3 章編程下載與硬件測(cè)試章編程下載與硬件測(cè)試 14143.1 編程下載 143.2 硬件測(cè)試與結(jié)果分析 14參考文獻(xiàn)參考文獻(xiàn) 1616附錄（電路原理圖）附錄（電路原理圖）17171 / 21第 1 章 總體設(shè)計(jì)方案1.11.1 設(shè)計(jì)原理設(shè)計(jì)原理陣列除法器是一種并行運(yùn)算部件，采用大規(guī)模集成電路制造，與早期的串行除法器相比，陣列除法器不僅所需的控制線路少，而且能提供令人滿意的高速運(yùn)算速度。陣列除法器有多種形式，如不恢復(fù)余數(shù)陣列除法器、補(bǔ)碼陣列除法器等等本實(shí)驗(yàn)設(shè)計(jì)的是加減交替陣列除法器。原理是利用一個(gè)可控加法減法 CAS 單元所組成的流水陣列來(lái)實(shí)現(xiàn)的它有四個(gè)

3、輸出端和四個(gè)輸入端。當(dāng)輸入線 P0 時(shí)，CAS 作加法運(yùn)算；當(dāng) P1 時(shí)，CAS作減法運(yùn)算。邏輯結(jié)構(gòu)圖如圖 1.1 所示。圖圖 1.11.1 不恢復(fù)余數(shù)陣列除法器的不恢復(fù)余數(shù)陣列除法器的邏輯結(jié)構(gòu)圖邏輯結(jié)構(gòu)圖CAS 單元的輸入與輸出的關(guān)系可用如下一組邏輯方程來(lái)表示：SiAi(BiP)CCi1(AiCi)(BiP)AiCi當(dāng) P0 時(shí)，就是一個(gè)全加器，如下式：2 / 21SiAiBiCiCi1AiBiBiCiAiCi當(dāng) P1 時(shí),則得求差公式：SiAiBiCiCi1AiBiBiCiAiCi其中 BiBi1。在減法情況下,輸入 Ci稱(chēng)為借位輸入,而 Ci1稱(chēng)為借位輸出。不恢復(fù)余數(shù)的除法也就是加減交替

4、法。在不恢復(fù)余數(shù)的除法陣列中，每一行所執(zhí)行的操作究竟是加法還是減法，取決于前一行輸出的符號(hào)與被除數(shù)的符號(hào)是否一致。當(dāng)出現(xiàn)不夠減時(shí)，部分余數(shù)相對(duì)于被除數(shù)來(lái)說(shuō)要改變符號(hào)。這時(shí)應(yīng)該產(chǎn)生一個(gè)商位“0”，除數(shù)首先沿對(duì)角線右移，這也就滿足了被除數(shù)左移，然后加到下一行的部分余數(shù)上。當(dāng)部分余數(shù)不改變它的符號(hào)時(shí)，上商位“1”，下一行的操作應(yīng)該是減法。本實(shí)驗(yàn)就采用加減交替的方法設(shè)計(jì)這個(gè)陣列除法器。圖 1.2 所示的就是一個(gè)陣列除法器完成 X/Y 的除法運(yùn)算，圖中每一個(gè)方框是一個(gè)可控加法減法(CAS)單元。被除數(shù)為 X= X0 X1 X2 X3 X4；除數(shù)為 Y= Y0 Y1 Y2 Y3 Y4。其中 X0和 Y0是

5、被除數(shù)和除數(shù)的符號(hào)位，在本次設(shè)計(jì)中 X0和 Y0 為零，商的符號(hào)位恒為零，商為0.Q1 Q2 Q3Q4，余數(shù)為 0.000R4 R5R6R7 R8。被除數(shù) X 是由頂部一行和最右邊的對(duì)角線上的垂直輸入線來(lái)提供的，除數(shù) Y 是沿對(duì)角線方向進(jìn)入這個(gè)陣列。至于作加法還是減法，由控制信號(hào) P 決定，即當(dāng)輸入線 P0 時(shí)，CAS 作加法運(yùn)算；當(dāng) P1時(shí)，CAS 作減法運(yùn)算,其原理框圖如圖 1.2 所示。3 / 21圖圖 1.21.2 陣列除法器原理框圖陣列除法器原理框圖1.21.2 設(shè)計(jì)思路設(shè)計(jì)思路是用一個(gè)可控加法/減法(CAS)單元所組成的流水陣列來(lái)實(shí)現(xiàn)的。推廣到一般情況，一個(gè)(n1)位除(n1)位的

6、加減交替除法陣列由(n1)2個(gè) CAS 單元組成，其中兩個(gè)操作數(shù)(被除數(shù)與除數(shù))都是正的。流水陣列除法邏輯框圖如圖1.2可控加法減法(RO)單元如圖1.2所示，其中被除數(shù)為 X = 0. X1X2X3X4，除數(shù)為 Y= 0. Y1Y2Y3Y4，商數(shù)為 Q = 0. Q1Q2Q3Q4，它的余數(shù)為 R = 0. 000R4R5 R6R7R8，字長(zhǎng)為 5。要是實(shí)現(xiàn)的除法功能是一個(gè)四位除數(shù)與被除數(shù)的相除運(yùn)算。被除數(shù) X 是一個(gè) 4 位的小數(shù)：X = 0. X1X2X3X4它是由頂部一行垂直 X 的輸入線來(lái)提供的。除數(shù) Y 是一個(gè) 4 位的小數(shù)：Y= 0. Y1Y2Y3Y4它沿對(duì)角線方向進(jìn)入這個(gè)陣列。這

7、樣就用陣列的右移來(lái)代替了除法運(yùn)算中的被除數(shù)左移：即讓余數(shù)保持固定，而將除數(shù)沿對(duì)角線右移。商 Q 是一個(gè) 4 位的小數(shù)：Q = 0. Q1Q2Q3Q44 / 21它在陣列的左邊產(chǎn)生。余數(shù) R 是一個(gè) 8 位的小數(shù)：R = 0. 000R4R5R6R7R8它在陣列的最下一行產(chǎn)生。由于本次設(shè)計(jì)要完成的是兩個(gè)正整數(shù)的相除，所以最上面一行的控制線 P置成“1” 。減法是用加上絕對(duì)值相反數(shù)的補(bǔ)碼來(lái)實(shí)現(xiàn)的，而在第一行的末端 P 以“1”值傳遞給進(jìn)位輸出，此舉正好滿足了減法運(yùn)算中按位取反末位加一來(lái)形成補(bǔ)碼的操作。這時(shí)右端各 CAS 單元上的反饋線用作初始的進(jìn)位輸入。每一行最左邊的單元的進(jìn)位輸出決定著商的數(shù)值。

8、將當(dāng)前的商反饋到下一行,我們就能確定下一行的操作。由于進(jìn)位輸出信號(hào)與 P 控制端上商正好滿足邏輯運(yùn)算關(guān)系，所以進(jìn)位輸出指示出當(dāng)前的部分余數(shù)的符號(hào),同時(shí)它將決定下一行的操作將進(jìn)行加法還是減法。采用細(xì)胞模塊和門(mén)電路等邏輯部件設(shè)計(jì)并實(shí)現(xiàn)陣列除法功能，設(shè)計(jì)的原理圖調(diào)試后形成 liufei3.bit 文件并下載到 XCV200 可編程邏輯芯片中，經(jīng)硬件測(cè)試驗(yàn)證設(shè)計(jì)的正確性。 1.31.3 設(shè)計(jì)環(huán)境設(shè)計(jì)環(huán)境（1）硬件環(huán)境硬件環(huán)境偉福偉福 COP2000COP2000 型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀COP2000 計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)由實(shí)驗(yàn)平臺(tái)、開(kāi)關(guān)電源、軟件三大部分組成實(shí)驗(yàn)平臺(tái)上有寄存器組

9、 R0-R3、運(yùn)算單元、累加器 A、暫存器 B、直通/左移/右移單元、地址寄存器、程序計(jì)數(shù)器、堆棧、中斷源、輸入/輸出單元、存儲(chǔ)器單元、微地址寄存器、指令寄存器、微程序控制器、組合邏輯控制器、擴(kuò)展座、總線插孔區(qū)、微動(dòng)開(kāi)關(guān)/指示燈、邏輯筆、脈沖源、20 個(gè)按鍵、字符式 LCD、RS232口。COP2000 計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)各單元部件都以計(jì)算機(jī)結(jié)構(gòu)模型布局，清晰明了，系統(tǒng)在實(shí)驗(yàn)時(shí)即使不借助 PC 機(jī)，也可實(shí)時(shí)監(jiān)控?cái)?shù)據(jù)流狀態(tài)與正確與否, 實(shí)驗(yàn)系統(tǒng)的軟硬件對(duì)用戶的實(shí)驗(yàn)設(shè)計(jì)具有完全的開(kāi)放特性，系統(tǒng)提供了微程序控制器和組合邏輯控制器兩種控制器方式， 系統(tǒng)還支持手動(dòng)方式、聯(lián)機(jī)方式、模擬方式三種工作方式

10、，系統(tǒng)具備完善的尋址方式、指令系統(tǒng)和強(qiáng)大的模擬調(diào)試功5 / 21能。XCV200XCV200 實(shí)驗(yàn)板實(shí)驗(yàn)板在 COP2000 實(shí)驗(yàn)儀中的 FPGA 實(shí)驗(yàn)板主要用于設(shè)計(jì)性實(shí)驗(yàn)和課程設(shè)計(jì)實(shí)驗(yàn)，它的核心器件是 20 萬(wàn)門(mén) XCV200 的 FPGA 芯片。用 FPGA 實(shí)驗(yàn)板可設(shè)計(jì) 8 位 16 位和 32 位模型機(jī)。XCV200 相應(yīng)管腳已經(jīng)連接好配合 FPGA 實(shí)驗(yàn)板的 PC 調(diào)試軟件可方便地進(jìn)行各種實(shí)驗(yàn)。U3 IDT71V016SA 是 64Kx16 位存儲(chǔ)器能保存大容量的程序。C0-C5 D0-D5 是 12 個(gè) 7 段數(shù)碼管用于顯示模型機(jī)部的寄存器總線數(shù)值，在設(shè)計(jì)時(shí)可將需要觀察的部寄存器總

11、線等值接到這些 7 段管上直觀地觀察模型機(jī)運(yùn)行時(shí)部狀態(tài)變化。A0-A7、B0-B7 是 16 個(gè) LED 發(fā)光二極管用于顯示模型機(jī)部的狀態(tài)例如進(jìn)位標(biāo)志零標(biāo)志中斷申請(qǐng)標(biāo)志等等。K0(0-7)-K4(0-7)是四十個(gè)開(kāi)關(guān)用于輸入外部信號(hào)，例如在做單步實(shí)驗(yàn)時(shí)這些開(kāi)關(guān)可用來(lái)輸入地址總線值數(shù)據(jù)總線值控制信號(hào)等。T6B595 是 7 段數(shù)碼管的驅(qū)動(dòng)芯片，74HC1649 是串轉(zhuǎn)并芯片，用于接 16 個(gè)LED。（2）EDAEDA 環(huán)境環(huán)境XilinxXilinx foundationfoundation f3.1f3.1 設(shè)計(jì)軟件設(shè)計(jì)軟件Xilinx foundation f3.1 是 Xilinx 公司的

12、可編程期間開(kāi)發(fā)工具，該平臺(tái)如圖 1.3 所示）功能強(qiáng)大，主要用于百萬(wàn)邏輯門(mén)設(shè)計(jì)。6 / 21圖圖 1.31.3 XilinxXilinx foundationfoundation f3.1f3.1 設(shè)計(jì)平臺(tái)設(shè)計(jì)平臺(tái)設(shè)計(jì)入口工具包括原理圖編輯器、有限狀態(tài)機(jī)編輯器、硬件描述語(yǔ)言（HDL）編輯器、LogiBLOX 模塊生成器、Xilinx 核生成器等軟件。其功能是：接收各種圖形或文字的設(shè)計(jì)輸入，并最終生成網(wǎng)絡(luò)表文件。設(shè)計(jì)實(shí)現(xiàn)工具包括流程引擎、限制編輯器、基片規(guī)劃器、FPGA 編輯器、FPGA 寫(xiě)入器等軟件。設(shè)計(jì)實(shí)現(xiàn)工具用于將網(wǎng)絡(luò)表轉(zhuǎn)化為配置比特流，并下載到器件。設(shè)計(jì)驗(yàn)證工具包括功能和時(shí)序仿真器、靜態(tài)

13、時(shí)序分析器等，可用來(lái)對(duì)設(shè)計(jì)中的邏輯關(guān)系與輸出結(jié)果進(jìn)行檢驗(yàn)，并詳盡分析各個(gè)時(shí)序限制的滿足情況。COP2000COP2000 仿真軟件仿真軟件COP2000 集成開(kāi)發(fā)環(huán)境是為 COP2000 實(shí)驗(yàn)儀與 PC 機(jī)相連進(jìn)行高層次實(shí)驗(yàn)的配套軟件，它通過(guò)實(shí)驗(yàn)儀的串行接口和 PC 機(jī)的串行接口相連，提供匯編、反匯編、編輯、修改指令、文件傳送、調(diào)試 FPGA 實(shí)驗(yàn)等功能，該軟件在 Windows 下運(yùn)行。OP2000OP2000 集成開(kāi)發(fā)環(huán)境界面如圖 1.4 所示。圖圖 1.41.4 COP2000COP2000 計(jì)算機(jī)組成原理集成調(diào)試軟件計(jì)算機(jī)組成原理集成調(diào)試軟件7 / 21第 2 章 詳細(xì)設(shè)計(jì)方案2.12

14、.1 頂層方案圖的設(shè)計(jì)與實(shí)現(xiàn)頂層方案圖的設(shè)計(jì)與實(shí)現(xiàn)頂層方案圖實(shí)現(xiàn)陣列除法器的邏輯功能，采用原理圖設(shè)計(jì)輸入方式完成，電路實(shí)現(xiàn)基于 XCV200 可編程邏輯芯片。在完成原理圖的功能設(shè)計(jì)后，把輸入/輸出信號(hào)安排到 XCV200 指定的引腳上去，實(shí)現(xiàn)芯片的引腳鎖定。2.1.12.1.1 創(chuàng)建頂層圖形設(shè)計(jì)文件創(chuàng)建頂層圖形設(shè)計(jì)文件頂層設(shè)計(jì)采用了原理圖設(shè)計(jì)輸入方式，圖形文件主要由可控加法減法(CAS)單元構(gòu)成， 由 25 個(gè) CAS 模塊組裝而成的一個(gè)完整的設(shè)計(jì)實(shí)體?？衫?Xilinx foundation f3.1 ECS 模塊實(shí)現(xiàn)頂層圖形文件的設(shè)計(jì)，頂層圖形文件結(jié)構(gòu)如圖2.1 所示。圖 2.1 陣列除

15、法器的設(shè)計(jì)圖形文件結(jié)構(gòu)圖 2.1 所示的陣列除法器的頂層文件結(jié)構(gòu)是由一個(gè)陣列除法器通過(guò) Xilinx foundation f3.1 封裝后構(gòu)成,其中 X0.X1X2X3X4 為被除數(shù)，Y0.Y1Y2Y3Y4 為除數(shù)P 為加減控制端（1 為減法，0 為加法） ，Q0.Q1Q2Q3Q4 為商，0.000R1R2R3R4R5 為余數(shù)。其電路原理如圖 2.2 所示。8 / 21圖圖 2.22.2 陣列除法器電路圖陣列除法器電路圖2.1.22.1.2 器件的選擇與引腳鎖定器件的選擇與引腳鎖定（1 1）器件的選擇）器件的選擇由于硬件設(shè)計(jì)環(huán)境是基于偉福 COP2000 型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀和 XCV20

16、0實(shí)驗(yàn)板，故采用的目標(biāo)芯片為 Xilinx XCV200 可編程邏輯芯片。（2 2）引腳鎖定）引腳鎖定把頂層圖形文件中的輸入/輸出信號(hào)安排到 Xilinx XCV200 芯片指定的引腳上去，實(shí)現(xiàn)芯片的引腳鎖定，各信號(hào)與 Xilinx XCV200 芯片引腳對(duì)應(yīng)關(guān)系如表2.1 所示。9 / 21表表 2.12.1 信號(hào)和芯片引腳對(duì)應(yīng)關(guān)系信號(hào)和芯片引腳對(duì)應(yīng)關(guān)系圖形文件中的輸入圖形文件中的輸入/ /輸出信號(hào)輸出信號(hào)XCV200XCV200芯片引腳信號(hào)芯片引腳信號(hào)X1P100X2P101X3P102X4P103Y1P84Y2P85Y3P86Y4P87X0P97Y0P82Q0P107Q1P215Q2P2

17、16Q3P217Q4P218R0P99R1P220R2P221R3P222R4P223PP812.1.32.1.3 編譯、綜合、適配編譯、綜合、適配利用 XilinxXilinx foundationfoundation f3.1f3.1 的原理圖編輯器對(duì)頂層圖形文件進(jìn)行編譯，并最終生成網(wǎng)絡(luò)表文件，利用設(shè)計(jì)實(shí)現(xiàn)工具經(jīng)綜合、優(yōu)化、適配，生成可供時(shí)序仿真的文件和器件下載編程文件。2.22.2 功能模塊的設(shè)計(jì)與實(shí)現(xiàn)功能模塊的設(shè)計(jì)與實(shí)現(xiàn)陣列除法器的底層設(shè)計(jì)包括 25 個(gè)可控加法減法(CAS)模塊，設(shè)計(jì)時(shí)這個(gè)模可控加法減法(CAS)模塊由 2 個(gè)或門(mén)、3 個(gè)異或門(mén)和 4 個(gè)與門(mén)邏輯組合成電路實(shí)現(xiàn)?？煽丶?/p>

18、法減法(CAS)模塊邏輯圖如圖 2.3 所示。10 / 21圖圖 2.32.3 可控加法減法可控加法減法(CAS)(CAS)單元邏輯圖單元邏輯圖為了在為能在圖形編輯器（原理圖設(shè)計(jì)輸入方式）中調(diào)用可控加法減法(CAS) 芯片需要把它封裝，可利用 Xilinx foundation f3.1 編譯器中的如下步驟實(shí)現(xiàn)：Tools=Symbol Wizard=下一步。XIN、YIN、PIN、CIN 為 4 個(gè)輸入信號(hào)，YOUT、POUT、COUT、SOUT 為 4 個(gè)輸出信號(hào)。其元件圖形符號(hào)如圖 2.4 所示。圖圖 2.42.4 控制器元件圖形符號(hào)控制器元件圖形符號(hào)2.32.3 仿真調(diào)試仿真調(diào)試仿真調(diào)

19、試主要驗(yàn)證設(shè)計(jì)電路邏輯功能、時(shí)序的正確性，本設(shè)計(jì)中主要采用功能仿真方法對(duì)設(shè)計(jì)的電路進(jìn)行仿真。（1 1）建立仿真波形文件與仿真信號(hào)選擇）建立仿真波形文件與仿真信號(hào)選擇11 / 21功能仿真時(shí)，首先建立仿真波形文件，選擇仿真信號(hào)，對(duì)選定的輸入信號(hào)設(shè)置參數(shù)（以一組數(shù)據(jù)為例） ，選定的仿真信號(hào)和設(shè)置的參數(shù)如表 2.3 所示。表表 2.32.3 仿真信號(hào)選擇和參數(shù)設(shè)置仿真信號(hào)選擇和參數(shù)設(shè)置輸入信號(hào)輸入信號(hào) 輸出信號(hào)輸出信號(hào)X00Y00Q0R0X11Y11Q1R1X20Y21Q2R2X31Y30Q3R3X41Y41Q4R4P1（2 2）功能仿真結(jié)果與分析）功能仿真結(jié)果與分析以書(shū)中 P261 例題給出數(shù)據(jù)為

20、例，當(dāng)被除數(shù) X=0.1011,除數(shù) Y=0.1101 時(shí),得出商的理論值 Q=0.1101,余數(shù)的理論值 R=0.00000111。將理論值與功能仿真波形結(jié)果圖（圖 2.6） ，仿真數(shù)據(jù)理論結(jié)果表（表2.4）相比較，發(fā)現(xiàn)結(jié)果完全一致?？梢钥闯龉δ芊抡娼Y(jié)果是正確的，進(jìn)而說(shuō)明電路設(shè)計(jì)的正確性。12 / 21圖圖 2.2. 6 6 功能仿真波形結(jié)果功能仿真波形結(jié)果表表 2.32.3 仿真數(shù)據(jù)理論結(jié)果仿真數(shù)據(jù)理論結(jié)果輸入信號(hào)輸入信號(hào) 輸出信號(hào)輸出信號(hào)X00Y00Q00R00X11Y11Q11R10X20Y21Q21R21X31Y30Q30R31X41Y41Q41R41P113 / 21第 3 章編程

21、下載與硬件測(cè)試3.13.1 編程下載編程下載利用 COP2000 仿真軟件的編程下載功能，將得到 liufei3.bit 文件下載到XCV200 實(shí)驗(yàn)板的 XCV200 可編程邏輯芯片中。3.23.2 硬件測(cè)試與結(jié)果分析硬件測(cè)試與結(jié)果分析利用 XCV200 實(shí)驗(yàn)板進(jìn)行硬件功能測(cè)試。定點(diǎn)原碼一位乘法器的輸入數(shù)據(jù)通過(guò) XCV200 實(shí)驗(yàn)板的輸入開(kāi)關(guān)實(shí)現(xiàn)，輸出數(shù)據(jù)通過(guò) XCV200 實(shí)驗(yàn)板的 LED 指示燈實(shí)現(xiàn)，其對(duì)應(yīng)關(guān)系如表 3.1 所示。 表表 3.1XCV2003.1XCV200 實(shí)驗(yàn)板信號(hào)對(duì)應(yīng)關(guān)系實(shí)驗(yàn)板信號(hào)對(duì)應(yīng)關(guān)系圖形文件中的輸入圖形文件中的輸入/ /輸出信號(hào)輸出信號(hào)XCV200XCV200

22、芯片引腳信號(hào)芯片引腳信號(hào)XCV200XCV200實(shí)驗(yàn)板實(shí)驗(yàn)板X(qián)0P97K0：4X1P100K0：3X2P101K0：2X3P102K0：1X4P103K0：0PP81K1：5Y0P82K1：4Y1P84K1：3Y2P85K1：2Y3P86K1：1Y4P87K1：0Q1Q4、R1R4P215P223S0Q0P99B5R0P107B4利用表 2.3 中的輸入?yún)?shù)作為輸入數(shù)據(jù)，逐個(gè)測(cè)試輸出結(jié)果，即用 XCV200實(shí)驗(yàn)板的開(kāi)關(guān) K0、K1 與 K2 控制數(shù)據(jù)輸入，同時(shí)觀察數(shù)碼顯示管和發(fā)光二極管顯示結(jié)果，得到如圖 3.1 所示的硬件測(cè)試結(jié)果。14 / 21圖圖 3.13.1 硬件測(cè)試結(jié)果圖硬件測(cè)試結(jié)果圖 可以看出硬件測(cè)試結(jié)果為商等于 5，余數(shù)等于 6，都是 16 進(jìn)制的數(shù)。換成二進(jìn)制分別為 0101、0110，符號(hào)位均為 0，與表 2.4 中的理論值一樣，說(shuō)明電路設(shè)計(jì)完全正確。也就是說(shuō)陣列除法器設(shè)計(jì)成功。15 / 21參考文獻(xiàn)1 昕燕.EDA 技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)M.：清華大學(xué)，20062 延濱.微型計(jì)算機(jī)系統(tǒng)原理、接口與 EDA 設(shè)計(jì)技術(shù)M.：郵電大學(xué)，20063 王愛(ài)英.計(jì)算機(jī)組成與結(jié)構(gòu)(第 4 版)M.：清華大學(xué)，20064