微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì)答案

1、“微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì)”第一章習(xí)題解答1.2 以集成電路級(jí)別而言,計(jì)算機(jī)系統(tǒng)的三個(gè)主要組成部分是什么?中央處理器、存儲(chǔ)器芯片、總線接口芯片1.3 闡述摩爾定律。每18個(gè)月,芯片的晶體管密度提高一倍,運(yùn)算性能提高一倍,而價(jià)格下降一半。1.5 什么是SoC?什么是IP核,它有哪幾種實(shí)現(xiàn)形式?SoC:系統(tǒng)級(jí)芯片、片上系統(tǒng)、系統(tǒng)芯片、系統(tǒng)集成芯片或系統(tǒng)芯片集等,從應(yīng)用開發(fā)角度出發(fā),其主要含義是指單芯片上集成微電子應(yīng)用產(chǎn)品所需的所有功能系統(tǒng)。IP核:滿足特定的規(guī)范和要求,并且能夠在設(shè)計(jì)中反復(fù)進(jìn)行復(fù)用的功能模塊。它有軟核、硬核和固核三種實(shí)現(xiàn)形式。1.8 什么是嵌入式系統(tǒng)?嵌入式系統(tǒng)的主要特點(diǎn)有

2、哪些?概念:以應(yīng)用為中心,以計(jì)算機(jī)技術(shù)為基礎(chǔ),軟硬件可裁剪,適應(yīng)應(yīng)用系統(tǒng)對(duì)功能、可靠性、成本、體積和功耗的嚴(yán)格要求的專用計(jì)算機(jī)系統(tǒng),即“嵌入到應(yīng)用對(duì)象體系中的專用計(jì)算機(jī)系統(tǒng)”。特點(diǎn):1、嵌入式系統(tǒng)通常是面向特定應(yīng)用的。2、嵌入式系統(tǒng)式將先進(jìn)的計(jì)算機(jī)技術(shù)、半導(dǎo)體技術(shù)和電子技術(shù)與各個(gè)行業(yè)的具體應(yīng)用相結(jié)合的產(chǎn)物。3、嵌入式系統(tǒng)的硬件和軟件都必須高效率地設(shè)計(jì),量體裁衣、去除冗余,力爭(zhēng)在同樣的硅片面積上實(shí)現(xiàn)更高的性能。4、嵌入式處理器的應(yīng)用軟件是實(shí)現(xiàn)嵌入式系統(tǒng)功能的關(guān)鍵,對(duì)嵌入式處理器系統(tǒng)軟件和應(yīng)用軟件的要求也和通用計(jì)算機(jī)有以下不同點(diǎn)。軟件要求固體化,大多數(shù)嵌入式系統(tǒng)的軟件固化在只讀存儲(chǔ)器中;要求高質(zhì)量

3、、高可靠性的軟件代碼;許多應(yīng)用中要求系統(tǒng)軟件具有實(shí)時(shí)處理能力。5、嵌入式系統(tǒng)和具體應(yīng)用有機(jī)的結(jié)合在一起,它的升級(jí)換代也是和具體產(chǎn)品同步進(jìn)行的,因此嵌入式系統(tǒng)產(chǎn)品一旦進(jìn)入市場(chǎng),就具有較長(zhǎng)的生命周期。6、嵌入式系統(tǒng)本身不具備自開發(fā)能力,設(shè)計(jì)完成以后用戶通常也不能對(duì)其中的程序功能進(jìn)行修改,必須有一套開發(fā)工具和環(huán)境才能進(jìn)行開發(fā)。第二章習(xí)題答案2.2 完成下列邏輯運(yùn)算(3-1011.0110 1-1.1001 = -1100.1111 1(5110011/11 = 100012.3 完成下列邏輯運(yùn)算(11011 01011111 0000 = 1111 0101(21101 00011010 1011

4、= 1000 0001(31010 10110001 1100 = 1011 01112.4 選擇題(1下列無符號(hào)數(shù)中最小的數(shù)是( A 。(1,1011,0101(3764(2下列無符號(hào)數(shù)中最大的數(shù)是( B 。(227(143(3在機(jī)器數(shù)( A 中,零的表示形式是唯一的。(4單純從理論出發(fā),計(jì)算機(jī)的所有功能都可以交給硬件實(shí)現(xiàn)。而事實(shí)上,硬件只實(shí)現(xiàn)比較簡(jiǎn)單的功能,復(fù)雜的功能則交給軟件完成。這樣做的理由是( BCD 。C.增強(qiáng)計(jì)算機(jī)的適應(yīng)性,擴(kuò)大應(yīng)用面(5編譯程序和解釋程序相比,編譯程序的優(yōu)點(diǎn)是( D ,解釋程序的優(yōu)點(diǎn)是( C 。A.編譯過程(解釋并執(zhí)行過程花費(fèi)時(shí)間短D.編譯結(jié)果(目標(biāo)程序執(zhí)行速度

5、快2.5通常使用邏輯運(yùn)算代替數(shù)值運(yùn)算是非常方便的。例如,邏輯運(yùn)算AND將兩個(gè)位組合的方法同乘法運(yùn)算一樣。哪一種邏輯運(yùn)算和兩個(gè)位的加法幾乎相同?這樣情況下會(huì)導(dǎo)致什么錯(cuò)誤發(fā)生?邏輯運(yùn)算OR和兩個(gè)位的加法幾乎相同。問題在于多個(gè)bit的乘或加運(yùn)算無法用AND或OR運(yùn)算替代,因?yàn)檫壿嬤\(yùn)算沒有相應(yīng)的進(jìn)位機(jī)制。2.6 假設(shè)一臺(tái)數(shù)碼相機(jī)的存儲(chǔ)容量是256MB,如果每個(gè)像素需要3個(gè)字節(jié)的存儲(chǔ)空間,而且一張照片包括每行1024個(gè)像素和每列1024個(gè)像素,那么這臺(tái)數(shù)碼相機(jī)可以存放多少?gòu)堈掌?每張照片所需空間為:1024*1024*3=3MB則256M可存照片數(shù)為:256MB/3MB85張。2.14某測(cè)試程序在一個(gè)4

6、0 MHz處理器上運(yùn)行,其目標(biāo)代碼有100 000條指令,由如下各類指令及其時(shí)鐘周期計(jì)數(shù)混合組成,試確定這個(gè)程序的有效CPI、MIPS的值和執(zhí)行時(shí)間。 2.15 假設(shè)一條指令的執(zhí)行過程分為“取指令”、“分析”和“執(zhí)行”三段,每一段的時(shí)間分別為t,2t和3t。在下列各種情況下,分別寫出連續(xù)執(zhí)行n條指令所需要的時(shí)間表達(dá)式。(1順序執(zhí)行方式T= (t+2t+3t*n=6nt(2僅“取指令”和“執(zhí)行”重疊當(dāng)“取指令”和“執(zhí)行”重疊時(shí),指令的執(zhí)行過程如圖所示: 第1條指令執(zhí)行完的時(shí)間:t1=t+2t+3t=6t第2條指令執(zhí)行完的時(shí)間:t2= t1+5t=6t+5t*1第3條指令執(zhí)行完的時(shí)間:t3= t2

7、+5t=6t+5t*2第n條指令執(zhí)行完的時(shí)間:tn= tn-1+t=6t+5t*(n-1=(1+5nt(3“取指令”、“分析”和“執(zhí)行”重疊當(dāng)“取指令”、“分析”和“執(zhí)行”重疊時(shí),指令的執(zhí)行過程如圖所示: 第1條指令執(zhí)行完的時(shí)間:t1=t+2t+3t=6t第2條指令執(zhí)行完的時(shí)間:t2= t1+3t=6t+3t*1第3條指令執(zhí)行完的時(shí)間:t3= t2+3t=6t+3t*2第n條指令執(zhí)行完的時(shí)間:tn= tn-1+3t=6t+3t*(n-1=(3+3nt“微處理器系統(tǒng)原理與嵌入式系統(tǒng)設(shè)計(jì)”第三章習(xí)題解答3.1處理器有哪些功能?說明實(shí)現(xiàn)這些功能各需要哪些部件,并畫出處理器的基本結(jié)構(gòu)圖。處理器的基本功

8、能包括數(shù)據(jù)的存儲(chǔ)、數(shù)據(jù)的運(yùn)算和控制等功能。其有5個(gè)主要功能:指令控制操作控制時(shí)間控制數(shù)據(jù)加工中斷處理。其中,數(shù)據(jù)加工由ALU、移位器和寄存器等數(shù)據(jù)通路部件完成,其他功能由控制器實(shí)現(xiàn)。處理器的基本結(jié)構(gòu)圖如下: 3.2處理器內(nèi)部有哪些基本操作?這些基本操作各包含哪些微操作?處理器內(nèi)部的基本操作有:取指、間接、執(zhí)行和中斷。其中必須包含取指和執(zhí)行。取指包含微操作有:經(jīng)過多路器把程序計(jì)數(shù)器的值選送到存儲(chǔ)器,然后存儲(chǔ)器回送所期望的指令并將其寫入指令寄存器,與此同時(shí)程序計(jì)數(shù)器值加1,并將新值回寫入程序計(jì)數(shù)器。間接有4個(gè)CPU周期,包含微操作有:第1周期把指令寄存器中地址部分的形式地址轉(zhuǎn)到地址寄存器中;第2周

9、期完成從內(nèi)存取出操作數(shù)地址,并放入地址寄存器;第3周期中累加器內(nèi)容傳送到緩沖寄存器,然后再存入所選定的存儲(chǔ)單元。執(zhí)行包含微操作有:在寄存器中選定一個(gè)地址寄存器,并通過多路器將值送到存儲(chǔ)器;來自于存儲(chǔ)器的數(shù)據(jù)作為ALU的一個(gè)原操作數(shù),另一個(gè)原操作數(shù)則來自于寄存器組中的數(shù)據(jù)寄存器,它們將一同被送往ALU的輸入;ALU的結(jié)果被寫入寄存器組。中斷包含微操作有:保護(hù)斷點(diǎn)及現(xiàn)場(chǎng),查找中斷向量表以確定中斷程序入口地址,修改程序指針,執(zhí)行完畢后恢復(fù)現(xiàn)場(chǎng)及斷點(diǎn)。3.3什么是馮·諾伊曼計(jì)算機(jī)結(jié)構(gòu)的主要技術(shù)瓶頸?如何克服?馮·諾伊曼計(jì)算機(jī)結(jié)構(gòu)的主要技術(shù)瓶頸是數(shù)據(jù)傳輸和指令串行執(zhí)行?？梢酝ㄟ^以下方

10、案克服:采用哈佛體系結(jié)構(gòu)、存儲(chǔ)器分層結(jié)構(gòu)、高速緩存和虛擬存儲(chǔ)器、指令流水線、超標(biāo)量等方法。3.5指令系統(tǒng)的設(shè)計(jì)會(huì)影響計(jì)算機(jī)系統(tǒng)的哪些性能?指令系統(tǒng)是指一臺(tái)計(jì)算機(jī)所能執(zhí)行的全部指令的集合,其決定了一臺(tái)計(jì)算機(jī)硬件主要性能和基本功能。指令系統(tǒng)一般都包括以下幾大類指令。:1數(shù)據(jù)傳送類指令。(2運(yùn)算類指令 包括算術(shù)運(yùn)算指令和邏輯運(yùn)算指令。(3程序控制類指令 主要用于控制程序的流向。(4輸入/輸出類指令 簡(jiǎn)稱I/O 指令,這類指令用于主機(jī)與外設(shè)之間交換信息。因而,其設(shè)計(jì)會(huì)影響到計(jì)算機(jī)系統(tǒng)如下性能: 數(shù)據(jù)傳送、算術(shù)運(yùn)算和邏輯運(yùn)算、程序控制、輸入/輸出。另外,其還會(huì)影響到運(yùn)算速度以及兼容等。3.9某時(shí)鐘速率為

11、2.5GHz 的流水式處理器執(zhí)行一個(gè)有150萬(wàn)條指令的程序。流水線有5段,并以每時(shí)鐘周期1條的速率發(fā)射指令。不考慮分支指令和亂序執(zhí)行帶來的性能損失。a同樣執(zhí)行這個(gè)程序,該處理器比非流水式處理器可能加速多少? b此流水式處理器是吞吐量是多少(以MIPS 為單位?a.=51p T nmS T m n =+-串流水速度幾乎是非流水線結(jié)構(gòu)的5倍。b.2500MIPS p n T T =流水3.10一個(gè)時(shí)鐘頻率為2.5 GHz 的非流水式處理器,其平均CPI 是4。此處理器的升級(jí)版本引入了5級(jí)流水。然而,由于如鎖存延遲這樣的流水線內(nèi)部延遲,使新版處理器的時(shí)鐘頻率必須降低到2 GHz 。(1 對(duì)一典型程序

12、,新版所實(shí)現(xiàn)的加速比是多少? (2 新、舊兩版處理器的MIPS 各是多少?(1對(duì)于一個(gè)有N 條指令的程序來說:非流水式處理器的總執(zhí)行時(shí)間s N N T 990106.1105.2/(4(-=5級(jí)流水處理器的總執(zhí)行時(shí)間s N N T 991104(2102/(15(-+=-+=加速比=42.310+=N N T T ,N 很大時(shí)加速比3.2 (2非流水式處理器CPI=4,則其執(zhí)行速度=2500MHz/4=625MIPS 。5級(jí)流水處理器CPI=1,則其執(zhí)行速度=2000 MHz /1=2000 MIPS 。3.11隨機(jī)邏輯體系結(jié)構(gòu)的處理器的特點(diǎn)是什么?詳細(xì)說明各部件的作用。隨機(jī)邏輯的特點(diǎn)是指令集

13、設(shè)計(jì)與硬件的邏輯設(shè)計(jì)緊密相關(guān),通過針對(duì)特定指令集進(jìn)行硬件的優(yōu)化設(shè)計(jì)來得到邏輯門最小化的處理器,以此減小電路規(guī)模并降低制造費(fèi)用。主要部件包括:產(chǎn)生程序地址的程序計(jì)數(shù)器,存儲(chǔ)指令的指令寄存器,解釋指令的控制邏輯,存放數(shù)據(jù)的通用寄存器堆,以及執(zhí)行指令的ALU 等幾個(gè)主要部分構(gòu)成。3.13 什么是微代碼體系結(jié)構(gòu)?微指令的作用是什么?在微碼結(jié)構(gòu)中,控制單元的輸入和輸出之間被視為一個(gè)內(nèi)存系統(tǒng)?？刂菩盘?hào)存放在一個(gè)微程序內(nèi)存中,指令執(zhí)行過程中的每一個(gè)時(shí)鐘周期,處理器從微程序內(nèi)存中讀取一個(gè)控制字作為指令執(zhí)行的控制信號(hào)并輸出。微指令只實(shí)現(xiàn)必要的基本操作,可以直接被硬件執(zhí)行。通過編寫由微指令構(gòu)成的微代碼,可以實(shí)現(xiàn)復(fù)

14、雜的指令功能。微指令使處理器硬件設(shè)計(jì)與指令集設(shè)計(jì)相分離,有助于指令集的修改與升級(jí),并有助于實(shí)現(xiàn)復(fù)雜的指令。3.14微碼體系結(jié)構(gòu)與隨機(jī)邏輯體系結(jié)構(gòu)有什么區(qū)別?(1 指令集的改變導(dǎo)致不同的硬件設(shè)計(jì)開銷。在設(shè)計(jì)隨機(jī)邏輯結(jié)構(gòu)時(shí),指令集和硬件必須同步設(shè)計(jì)和優(yōu)化,因此設(shè)計(jì)隨機(jī)邏輯的結(jié)構(gòu)比設(shè)計(jì)微碼結(jié)構(gòu)復(fù)雜得多,而且硬件和指令集二者中任意一個(gè)變化,就會(huì)導(dǎo)致另外一個(gè)變化。在微碼結(jié)構(gòu)中,指令設(shè)計(jì)通過為微碼ROM 編寫微碼程序來實(shí)現(xiàn)的,指令集的設(shè)計(jì)并不直接影響現(xiàn)有的硬件設(shè)計(jì)。因此,一旦修改了指令集,并不需要重新設(shè)計(jì)新的硬件。 (2 從性能上比較隨機(jī)邏輯在指令集和硬件設(shè)計(jì)上都進(jìn)行了優(yōu)化,因此在二者采用相同指令集時(shí)隨機(jī)

15、邏輯結(jié)構(gòu)要更快一些。但微碼結(jié)構(gòu)可以實(shí)現(xiàn)更復(fù)雜指令集,因此可以用較少的指令完成復(fù)雜的功能,尤其在存儲(chǔ)器速度受限時(shí),微碼結(jié)構(gòu)性能更優(yōu)。3.15說明流水線體系結(jié)構(gòu)中的5個(gè)階段的操作。能否把流水線結(jié)構(gòu)分為6階段?如果可能,試給出你的方案。流水線若分為5個(gè)階段應(yīng)包括:取指,譯碼,取操作數(shù),執(zhí)行,數(shù)據(jù)回寫流水線若分為6個(gè)階段應(yīng)包括:取指,譯碼,取操作數(shù),執(zhí)行,存儲(chǔ)器操作,數(shù)據(jù)回寫5.10 用16K×1位的DRAM 芯片組成64K×8位存儲(chǔ)器,要求: (1 畫出該存儲(chǔ)器的組成邏輯框圖。(2 設(shè)存儲(chǔ)器讀/寫周期為0.5S, CPU在1S內(nèi)至少要訪問一次。試問采用哪種刷新方式比較合理?兩次刷

16、新的最大時(shí)間間隔是多少?對(duì)全部存儲(chǔ)單元刷新一遍所需的實(shí)際刷新時(shí)間是多少?(1組建存儲(chǔ)器共需DRAM芯片數(shù)N=(64K*8/(16K*1=4*8(片。每8片組成16K×8位的存儲(chǔ)區(qū),A13A0作為片內(nèi)地址,用A15、A14經(jīng)2:4譯碼器產(chǎn)生片選信號(hào),邏輯框圖如下(圖有誤:應(yīng)該每組8片,每片數(shù)據(jù)線為1根 (2設(shè)16K×8位存儲(chǔ)芯片的陣列結(jié)構(gòu)為128行×128列,刷新周期為2ms。因?yàn)樗⑿旅啃行?.5S,則兩次(行刷新的最大時(shí)間間隔應(yīng)小于: 為保證在每個(gè)1S內(nèi)都留出0.5S給CPU訪問內(nèi)存,因此該DRAM適合采用分散式或異步式刷新方式,而不能采用集中式刷新方式。若采用分

17、散刷新方式,則每個(gè)存儲(chǔ)器讀/寫周期可視為1S,前0.5S用于讀寫,后0.5S用于刷新。相當(dāng)于每1S刷新一行,刷完一遍需要128×1S=128S,滿足刷新周期小于2ms的要求;若采用異步刷新方式,則應(yīng)保證兩次刷新的時(shí)間間隔小于15.5S。如每隔14個(gè)讀寫周期刷新一行,相當(dāng)于每15S刷新一行,刷完一遍需要128×15S=1920S,滿足刷新周期小于2ms的要求;需要補(bǔ)充的知識(shí):刷新周期:從上一次對(duì)整個(gè)存儲(chǔ)器刷新結(jié)束到下一次對(duì)整個(gè)存儲(chǔ)器全部刷新一遍為止的時(shí)間間隔。刷新周期通?？梢允?ms,4ms或8ms。DRAM一般是按行刷新,常用的刷新方式包括:集中式:正常讀/寫操作與刷新操作

18、分開進(jìn)行,刷新集中完成。特點(diǎn):存在一段停止讀/寫操作的死時(shí)間,適用于高速存儲(chǔ)器。 分散式:一個(gè)存儲(chǔ)系統(tǒng)周期分成兩個(gè)時(shí)間片,分時(shí)進(jìn)行正常讀/寫操作和刷新操作。特點(diǎn):不存在停止讀/寫操作的死時(shí)間,但系統(tǒng)運(yùn)行速度降低。 (DRAM共128行,刷新周期為128s,tm=0.5S為讀/寫時(shí)間,tr=0.5S為刷新時(shí)間,tc=1S為存儲(chǔ)周期異步式:前兩種方式的結(jié)合,每隔一段時(shí)間刷新一次,只需保證在刷新周期內(nèi)對(duì)整個(gè)存儲(chǔ)器刷新一遍。5.11若某系統(tǒng)有24條地址線,字長(zhǎng)為8位,其最大尋址空間為多少?現(xiàn)用 S RAM2114(1K*4存儲(chǔ)芯片組成存儲(chǔ)系統(tǒng),試問采用線選譯碼時(shí)需要多少個(gè)21 14存儲(chǔ)芯片?該存儲(chǔ)器的

19、存儲(chǔ)容量=224 *8bit=16M字節(jié)需要SRAM2114(1K*4存儲(chǔ)芯片數(shù)目:1681602/320 14MK=組片組片注:上述分析有錯(cuò),采用線選譯碼,顯然用于字選的地址線應(yīng)該為10根(對(duì)應(yīng)于1k的芯片存儲(chǔ)容量,那么余下24-10=14根地址線可用于片選,因此需要SRAM2114(1K*4存儲(chǔ)芯片數(shù)目應(yīng)該為:14組*2片/組=28片。5.12 在有16根地址總線的機(jī)系統(tǒng)中畫出下列情況下存儲(chǔ)器的地址譯碼和連接圖。(根據(jù)答案改的題目(1采用8K*8位存儲(chǔ)芯片,形成64KB存儲(chǔ)器。(2采用8K*8位存儲(chǔ)芯片,形成32KB存儲(chǔ)器。(3采用4K*8位存儲(chǔ)芯片,形成16KB存儲(chǔ)器。由于地址總線長(zhǎng)度為

20、16,故系統(tǒng)尋址空間為16264K bit =位寬位寬(18K*8位存儲(chǔ)芯片字選地址長(zhǎng)度為13,64KB 存儲(chǔ)器需要8個(gè)8K*8位存儲(chǔ)芯片,故總共需要3根地址總線用于片選,地址譯碼為: 其連線圖如下: A0A12(28K *8位存儲(chǔ)芯片地址長(zhǎng)度為13,32KB 存儲(chǔ)器需要4個(gè)8K *8位存儲(chǔ)芯片故總共需要15根地址總線,地址譯碼為: 其連線圖如下: A0A12(34K *8位存儲(chǔ)芯片地址長(zhǎng)度為12,16KB 存儲(chǔ)器需要4個(gè)4K *8位存儲(chǔ)芯片故總共需要14根地址總線,地址譯碼為: 其連線圖如下: 方案一: A15A14注:Q1、Q2、Q3、Q4要有有效輸出,則須C 口輸入為0,此時(shí)須確保為0時(shí)

21、C 口輸入為0,則A14、A15信號(hào)線之后須用一個(gè)或門。方案二: A12注:Q0、Q1、Q2、Q3分別對(duì)應(yīng)A15、A14、A13分別取000、001、010、011時(shí)的值,可通過A12進(jìn)行選擇,上圖有錯(cuò)(不對(duì)應(yīng)答案中的地址;上圖的地址應(yīng)該是:第一片0000(A15、A14、A13、A12,第二片0011(A15、A14、A13、A12,第三片0100(A15、A14、A13、A12,第四片0111(A15、A14、A13、A12;正確的連法應(yīng)該是第一、二片均從Q0接,而不是分別接Q0、Q1;第三、四片均接Q1,而不是分別接Q2、Q3。若上圖中片選CS低電平有效,則應(yīng)該采用或門(地址會(huì)產(chǎn)生變動(dòng)。

22、5.13試為某8位計(jì)算機(jī)系統(tǒng)設(shè)計(jì)一個(gè)具有8KB ROM和40KB RAM的存儲(chǔ)器。要求ROM用EPROM芯片2732組成,從0000H地址開始;RAM用SRAM芯片6264組成,從4000H地址開始。查閱資料可知,2732容量為4K×8(字選線12根,6264容量為8K×8(字選線13根,因此本系統(tǒng)中所需芯片數(shù)目及各芯片地址范圍應(yīng)如下表所示: 硬件連線方式之一如下圖所示: 說明:8位微機(jī)系統(tǒng)地址線一般為16位。采用全譯碼方式時(shí),系統(tǒng)的A 0A 12直接與6264的13根地址線相連,系統(tǒng)的A 0A 11直接與2732的12根地址線相連。片選信號(hào)由74LS138譯碼器產(chǎn)生,系統(tǒng)

23、的A 15A 13作為譯碼器的輸入。各芯片的數(shù)據(jù)總線(D 0D 7直接與系統(tǒng)的數(shù)據(jù)總線相連。 各芯片的控制信號(hào)線(RD 、WR 直接與系統(tǒng)的控制信號(hào)線相連。5.14試根據(jù)下圖EPROM 的接口特性,設(shè)計(jì)一個(gè)EPROM 寫入編程電路,并給出控制軟件的流程。 +12V高位地址譯碼編程控制信號(hào)07D D 07A A RDEPROM 寫入編程電路設(shè)計(jì)如下圖所示: +12V控制軟件流程: (1 上電復(fù)位;(2 OE 信號(hào)為電平”1”無效(寫模式,PGM 信號(hào)為電平”0”有效(編程控制模式,軟件進(jìn)入編程狀態(tài),對(duì)EPROM 存儲(chǔ)器進(jìn)行寫入編程操作;(3 高位地址譯碼信號(hào)CE 為電平”1”無效,對(duì)存儲(chǔ)器對(duì)應(yīng)0

24、000H3FFFH 地址的數(shù)據(jù)依次進(jìn)行寫入操作(其中高位地址為0、低位地址013A A 從0000H 到3FFFH 依次加1寫入的值為數(shù)據(jù)總線D 0D 8對(duì)應(yīng)的值。(4 高位地址譯碼信號(hào)CE 為電平”0”有效,對(duì)存儲(chǔ)器對(duì)應(yīng)4000H7FFFH 地址的數(shù)據(jù)依次進(jìn)行寫入操作(其中高位地址為1,低位地址013A A 從0000H 到3FFFH 依次加1寫入的值為數(shù)據(jù)總線D 0D 8對(duì)應(yīng)的值。(5 存儲(chǔ)器地址為7FFFH 時(shí),寫入操作完成,控制軟件停止對(duì)EPROM 的編程狀態(tài),釋放對(duì)OE 信號(hào)和PGM 信號(hào)的控制。5.15試完成下面的RAM 系統(tǒng)擴(kuò)充圖。假設(shè)系統(tǒng)已占用0000 27FFH 段內(nèi)存地址空

25、間,并擬將后面的連續(xù)地址空間分配給該擴(kuò)充RAM 。A15 A14 A13 A12 A11 系統(tǒng) A10 譯碼器輸出 /Q0 /Q1 /Q2 /Q3 /Q4 /Q5 A15A14 00 A13 0 0 0 0 1 1 A12 0 0 1 1 0 A11 0 1 0 1 0 A10A0 00000000001 1111111111 0 1 000000000 11111111 11 0 1 地址空間 0000H07FFH 0800H0FFFH 1000H17FFH 1800H1FFFH 2000H27FFH 2800H2BFFH 2C00H2FFFH /Q6 /Q7 1 1 1 1 0 1 下面方

26、案的問題： 1 地址不連續(xù)，驅(qū)動(dòng)設(shè)計(jì)可能會(huì)比較麻煩； 2 地址重復(fù)，浪費(fèi)系統(tǒng)地址空間； 3 不容易理解，實(shí)際上使用可能會(huì)有問題； 5.16 某計(jì)算機(jī)系統(tǒng)的存儲(chǔ)器地址空間為 A8000HCFFFFH，若采用單片容量為 16K*1 位的 SRAM 芯片， （1）系統(tǒng)存儲(chǔ)容量為多少？ （2）組成該存儲(chǔ)系統(tǒng)共需該類芯片多少個(gè)？ （3）整個(gè)系統(tǒng)應(yīng)分為多少個(gè)芯片組？ （1）該計(jì)算機(jī)系統(tǒng)的存儲(chǔ)器地址空間為 A8000HCFFFFH，系統(tǒng)存儲(chǔ)容量為： (D0000H-A8000H´ 8bit=28000H*8bit=160KB （2）單片容量為 16K*1 為的 SRAM 芯片的存儲(chǔ)容量為 16Kb

27、it=2KB 組成該存儲(chǔ)系統(tǒng)共需該類芯片 160KB/2KB=80 個(gè) （3）題目未給出該系統(tǒng)的數(shù)據(jù)位寬為多少，此處設(shè)為 8bit 位寬 則每組芯片組需要 8 個(gè)單片容量為 16K*1 為的 SRAM 芯片 所有整個(gè)系統(tǒng)應(yīng)分為 80/8=10 個(gè)芯片組。 5.17 由一個(gè)具有 8 個(gè)存儲(chǔ)體的低位多體交叉存儲(chǔ)體中，如果處理器的訪存地 址為以下八進(jìn)制值。求該存儲(chǔ)器比單體存儲(chǔ)器的平均訪問速度提高多少（忽 略初啟時(shí)的延時(shí)）？ （1）10018，10028，10038，11008 （2）10028，10048，10068，12008 （3）10038，10068，10118，13008 此處題目有誤，1

28、0018 應(yīng)為 10018 ，依次類推 低位多體交叉存儲(chǔ)體包含 8 個(gè)存儲(chǔ)體，故處理器每次可同時(shí)訪問相鄰 8 個(gè)地址的數(shù)據(jù) （1）訪存地址為相鄰地址，故存儲(chǔ)器比單體存儲(chǔ)器的平均訪問速度提高 8 倍； （2）訪存地址為間隔 2 個(gè)地址，故存儲(chǔ)器比單體存儲(chǔ)器的平均訪問速度提高 4 倍； （3）訪存地址為間隔 3 個(gè)地址，但訪存地址轉(zhuǎn)換為十進(jìn)制數(shù)為 3、6、9、12、15、18、 21、24、27，分別除 8 的余數(shù)為 3、6、1、4、7、2、5、0、3，故存儲(chǔ)器比單體存儲(chǔ) 器的平均訪問速度提高 8 倍。 注：如果是 8 體交叉存儲(chǔ)體，則低 3 位二進(jìn)制用于片選，高位用于字選。 八進(jìn)制到二進(jìn)制的轉(zhuǎn)換為一位八進(jìn)制對(duì)應(yīng)于三位二進(jìn)制。 (1 轉(zhuǎn)為二進(jìn)制則為 001 000 000 001 001 000 000 010 001 000 000 0