自動打鈴系統(tǒng)的eda設計和仿真

1、普通本科畢業(yè)設計題 目：自動打鈴系統(tǒng)的EDA設計和仿真學 院 軟件與通信工程 學生姓名學 號專 業(yè)電子信息工程 屆 別09級指導教師職 稱二一三年 五 月普通本科生畢業(yè)論文（設計）誠信承諾書畢業(yè)論文（設計）題目自動打鈴系統(tǒng)的EDA設計和仿真學生姓名專業(yè)電子信息工程學號指導老師職稱所在學院誠信承諾本人慎重承諾和聲明：我承諾在畢業(yè)論文（設計）活動中遵守學校有關規(guī)定，恪守學術規(guī)范，在本人的畢業(yè)論文中未剽竊、抄襲他人的學術觀點、思想和成果，未篡改研究數(shù)據，如有違規(guī)行為發(fā)生，我愿承擔一切責任，接受學校的處理。學生（簽名）：2013 年 5 月 20 日摘 要自動打鈴系統(tǒng)可以為學校上下課時間的準確控制提供

2、方便，并且也可以在辦公室、工廠等一些場合起到提醒人們時間的作用，因此打鈴器的設計有一定的實際意義。本次設計模擬學校的打鈴系統(tǒng)，是在Quartus II軟件平臺上使用硬件描述語言（HDL）語言進行設計和仿真，系統(tǒng)包括了24小時的計時功能、時分秒數(shù)字顯示功能、時間設置功能和基本打鈴等功能。系統(tǒng)由時鐘模塊、定時模塊、選擇模塊、鬧鈴模塊、打鈴模塊、顯示模塊組成，由按鍵進行時鐘的校準、復位、啟用等。本文在介紹電子設計自動化（EDA）技術的基礎上，著重闡述了如何使用EDA技術進行系統(tǒng)的開發(fā)，以及如何實現(xiàn)學校打鈴系統(tǒng)。通過仿真驗證，打鈴器具有正常計時、定時報警、報警時長設定等功能，可為日常作息提供準確、便捷

3、的提醒。系統(tǒng)運行穩(wěn)定，設計方法可行。【關鍵詞】 打鈴系統(tǒng) 硬件描述語言 電子自動化AbstractThe system of automatically bell provides great convenience for student to control the accurate bell-time in school, and also plays an important role in the work and life in offices, factories,and many other occasions. So it is of great practical sign

4、ificance for us. This design is based on the Software platforms of Quartus using hardware description language (HDL) to carry on the design and simulation. The system includescalculating displaying and setting the right time in hour, minute and second and so on. This system is made of five modules,i

5、ncluding the clock module, time decoding module, alarm clock, control module, ringing the bell module,display module, etc. You can press the keys to start or stop the clockand correct or clean the time. Based on describing devices of EDA,this article focuses on the development method and the way to

6、implement a school bell system.Through simulation and practical test, this system has the function of normal timing, alarming, alarming-time setting, which can provide convenient and accurate remind of daily routine.It is proved that the operation of this system is stable, and the design method is p

7、ossible.【Key words】Alarm Clock System；Hardware Description Language；Electronic Design Automation目 錄1 緒論11.1 研究背景與意義11.2 本文的主要研究內容和任務21.2.1 EDA的發(fā)展歷程21.2.1 EDA技術的優(yōu)點21.3器件及工具介紹31.3.1 Quartus設計步驟31.3.2 VHDL語言特點32.1 時鐘模塊62.1.1 六十進制計數(shù)器模塊72.1.2 二十四進制計數(shù)器模塊82.2 定時模塊82.3 選擇模塊92.4 鬧鐘模塊112.5 打鈴模塊122.5.1 打鈴時間設置1

8、22.5.2 打鈴時長設置142.7 電源模塊142.8 本章小結153 設計結果與仿真分析163.1 時鐘模塊仿真分析163.1.1 六十進制計數(shù)器仿真分析163.1.2 二十四進制計數(shù)器仿真分析163.1.3 時鐘計時器器仿真分析173.2 定時模塊的仿真分析173.3 選擇模塊仿真分析183.4 鬧鐘模塊仿真分析183.5 打鈴模塊仿真分析193.5.1 打鈴時間仿真分析193.5.2 打鈴時長仿真分析193.6 本章小結20致謝22參考文獻23附錄241 緒論1.1 研究背景與意義二十一世紀的今天，電子技術的發(fā)展已經到非常成熟的階段，并且我們也體會到了電子技術是一個永不衰敗的行業(yè)，因為

9、電子技術的廣泛應用和不斷的發(fā)展，現(xiàn)在已經遍及到了各個行業(yè)及不同領域。如今，時間對人們的重要性不言而喻，在這快節(jié)奏的社會生活中，人們經常忘記時間，碰巧遇到重要的事情的時候，這將給我們帶來很大的損失。因此我們需要一個時間定時系統(tǒng)可以提醒那些忙碌的人。伴隨科技的發(fā)展和社會的進步，人們對時鐘的要求也越來越高，傳統(tǒng)的功能單一的時鐘已不能滿足人們的需求。多功能數(shù)字鐘在性能和在樣式上都發(fā)生了質的變化，學校打鈴器就是以時鐘為基礎的，在平時校園生活中是必不可少的工具。自動打鈴器的給人們的生活帶來了很大的方便，并且擴展了傳統(tǒng)時鐘的報時功能。諸如定時啟閉電路、定時自動報警以及各種定時電氣的自動啟用等，諸如此類的這些

10、，都是以時鐘的數(shù)字化為基礎的。所以，對時鐘的研究以及其擴展應用，有很現(xiàn)實的意義。電鈴廣泛應用于學校、機關及其他事業(yè)單位，可以實現(xiàn)作息時間的固定時間打鈴，提醒人們學習、工作以及休息。教育事業(yè)是社會生活中必不可缺的一部分，隨著教育體系的完善，定時提醒學生上下課的時間工具也極其重要，不僅是在學校中，在辦公室、工廠等其他一些需要時間提醒的場合，打鈴器都有著舉足輕重的位置，尤其是在這個現(xiàn)代化社會中，精準、方便的多功能打鈴器更具有獨特的研究意義。從最早的人工打鈴器，到現(xiàn)在的自動、智能打鈴，打鈴器也經歷了一系列的變革，人工打鈴不僅耗費時間和精力，其準確性也不能得到保證，還容易造成人為的誤時誤報。當代社會飛速

11、發(fā)展的重要標志之一就是信息產品的廣泛使用，而且產品的性能越來越強，復雜程度越來越高，更新步伐越來越快。其中支撐信息電子產品高速發(fā)展的基礎就是微電子制造工藝水平的提高和電子產品設計開發(fā)技術的發(fā)展。隨著現(xiàn)代技術發(fā)展，出現(xiàn)了各種各樣的打鈴器，有的帶有音樂播放功能，可編入作息時間程序，無線音樂打鈴器無需施工布線，降低了安裝成本，還可以根據使用需要隨時移動音樂電鈴的位置，無線遙控的距離可達400米，十分簡潔、便捷。如今電子產品正向功能多元化，體積最小化，功耗最低化的方向發(fā)展。它與傳統(tǒng)的電子產品在設計上的顯著區(qū)別是大量使用大規(guī)?？删幊踢壿嬈骷?，使產品的性能提高，體積縮小，功耗降低，同時廣泛運用現(xiàn)代計算機技

12、術，提高產品的自動化程度和競爭力，縮短研發(fā)周期1。EDA技術正是為了適應現(xiàn)代電子技術的要求，吸收眾多學科最新科技成果而形成的一門新技術。1.2 本文的主要研究內容和任務隨著社會的進步發(fā)展以及科技水平的日益提高，許多高新的技術都應用于電子產品的設計中。比如，本設計中的自動打鈴器就應用了EDA術，不僅能夠非常直觀地顯示時、分、秒等信息，而且還能準確的設定響鈴時間，為人們的使用帶來了很大的便利。本課題是基于EDA的自動打鈴器的設計，下面簡要介紹現(xiàn)場電子設計自動化（EDA）的發(fā)展歷程及其優(yōu)點。1.2.1 EDA的發(fā)展歷程在電子設計自動化（EDA）的出現(xiàn)之前，電子設計人員必須手工的完成集成電路設計、布線

13、等工作，這主要是因為當時所謂的集成電路復雜程度遠不及現(xiàn)在。后來，工業(yè)界開始使用了幾何學的方法來制造用于電路光繪的膠帶。到70年代中期，開發(fā)人員開始嘗試將整個設計過程自動化，而不是僅僅滿足于自動完成掩膜草圖。繼而，第一個電路布線、布局的工具研發(fā)成功。設計自動化會議也在這一時期被創(chuàng)立，為了促進電子設計自動化發(fā)展。2現(xiàn)在對EDA的概念和范疇用得很寬。包括在機械、通信、電子、航空航天、礦產、化工、醫(yī)學、軍事、生物等各個領域，都有EDA的應用?，F(xiàn)在EDA技術已經在各大公司，企、事業(yè)單位和科研教學部門中廣泛使用。例如，在飛機制造的過程中，從設計、性能測試和特性分析到飛行模擬，都可能涉及到EDA技術。本文所

14、用的EDA技術，主要針對電子電路設計、Quartus設計與仿真。31.2.1 EDA技術的優(yōu)點簡單來說，EDA技術就是依靠功能強大電子計算機，在EDA的工具軟件平臺上，對硬件描述語言HDL為系統(tǒng)邏輯描述手段完成的設計文件，自動地完成邏輯的編輯、化簡、分割、綜合、優(yōu)化以及仿真，直到下載到可編程邏輯器件CPLD/FPGA或者專用集成電路ASIC芯片中，實現(xiàn)既定的電子電路設計功能。EDA技術使得電子電路的設計者工作僅限于利用硬件描述語言以及EDA軟件平臺來完成對系統(tǒng)硬件功能的實現(xiàn)，極大地提高了設計的效率，縮短了設計周期，節(jié)省了設計成本。41.3器件及工具介紹1.3.1 Quartus設計步驟Quar

15、tus II 是Altera公司綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL等多種設計輸入形式。內嵌自有的綜合器和仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。5他的設計流程包括設計輸入、編譯、仿真和定時分析、編程及驗證。而設計輸入又包括原理圖輸入、HDL文本輸入、EDIF網表輸入和波形輸入等幾種方式。編譯時要根據設計要求來設定編譯方式以及編譯策略，然后根據設定參數(shù)和策略來對設計項目進行網表提取、邏輯綜合和器件適配，供分析、仿真以及編程使用。設計完成后需進行仿真，可以測試設計的邏輯功能以及延時特性。最后，可以用得到的編程文件來通過編程電纜配置PLD，

16、進行在線測試。在設計過程中，如果出現(xiàn)了錯誤，則需重新回到設計的輸入階段，改正錯誤或者調整電路后進行重新測試。61.3.2 VHDL語言特點硬件描述語言HDL（HardwareDescriptionLanguage）誕生于1962年。和SDL（SoftwareDescriptionLanguage）相似，經歷了從機器語言、匯編語言到高級語言（HDL）的過程7。HDL是用形式化方法去描述數(shù)字電路和設計數(shù)字邏輯系統(tǒng)的語言。主要用于描述離散電子系統(tǒng)的結構和行為。HDL和其原理圖是兩種最常用的數(shù)字硬件電路描述方法，其中HDL 設計法具有更好的可移植性、通用性和模塊劃分和重用性等特點，在目前的工程設計開發(fā)

17、流程主要是基于HDL的。并且在目前工程設計中被廣泛使用。所以，我們在使用EDA設計數(shù)字電路時，其開發(fā)流程是基于HDL的。7VHDL描述的時數(shù)字電路系統(tǒng)設計的行為、功能以及輸入和輸出。它在語法上和現(xiàn)代編程語言C語言相似。應用VHDL來進行系統(tǒng)設計，有功能強大、可移植性、獨立性、可操作性、靈活性的特點。VHDL語言既然能夠成為標準化的硬件描述語言并且獲得廣泛的應用，它自身必然有很多其他硬件描述語言所沒有的優(yōu)點?？偨Y起來，VHDL語言主要有以下優(yōu)點：（1）VHDL語言的功能強大，設計方式多樣VHDL語言具有強大語言結構，采用簡單明確的VHDL程序就可以描述比較復雜的硬件電路。而且，VHDL具有多層次

18、電路設計描述的功能。它能同時支持異步電路、同步電路以及隨機電路的設計來實現(xiàn)的，這也是其他硬件描述語言不能比擬的。VHDL語言的設計方法也靈活多樣，既能夠支持自底向上的設計方式，也支持自頂向下的設計方法； 既支持層次化設計方法，也支持模塊化設計方法。（2）VHDL語言有強大硬件描述能力VHDL語言有多層次電路設計描述的功能，既可以描述門級的電路，也可以描述系統(tǒng)級的電路；描述方式既可以采用寄存器傳輸描述、結構描述或者行為描述，也可以采用三者混合描述方式。同時，VHDL語言也支持傳輸延遲和慣性延遲，這樣能夠準確地建立硬件電路模型。VHDL語言強大描述能力還體現(xiàn)在其具有豐富的數(shù)據類型。VHDL語言既支

19、持用戶定義數(shù)據類型，也支持標準定義的數(shù)據類型，這樣可以給硬件描述帶來很大的自由度。（3） VHDL語言具有很強移植能力VHDL語言有很強移植能力主要體現(xiàn)在：對于同一個硬件電路的VHDL語言描述，它可以從一個工作平臺移植到另一個工作平臺上、從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者去執(zhí)行。（4） VHDL 語言的設計描述與器件無關采用VHDL語言描述硬件電路時，設計人員可以先不考慮要進行設計的器件。這樣做的好處可以讓設計人員集中精力進行電路設計的優(yōu)化，而不需要考慮其他的問題。當硬件電路的設計描述完成以后，VHDL 語言可以采用多種不同的器件結構來實現(xiàn)。（5）VHDL語

20、言程序易于共享及復用VHDL語言采用基于庫的設計方法。在整個設計過程中，設計人員可以建立各種可再次利用的模塊，一個大規(guī)模的硬件電路的設計不可能從門級電路開始一步步地進行設計，而是一些模塊的累加。這些模塊可以預先設計或者使用以前設計中的存檔模塊，將這些模塊存放在庫中，就可以在以后的設計中進行復用。由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標準硬件描述語言，因此它可以使設計成果在設計人員之間方便地進行交流和共享，從而減小硬件電路設計的工作量，縮短開發(fā)周期。82 打鈴系統(tǒng)設計基本原理與設計思路本設計內容為基于EDA的自動打鈴系統(tǒng)，控制器的底層模塊采用的是硬件描述語言設計，頂層模塊的設計

21、方法是采用原理圖方式；自動打鈴器具有計時功能，可以對時、分、秒的正常計時及顯示；又具有定時打鈴的功能，當設定打鈴時間和學校上下課時間點相同時則打鈴；并且計時時間、定時時間、打鈴時間可以自由設置及調整，數(shù)據信息通過LCD顯示。自動打鈴器總體設計框圖如圖2-1所示?？刂颇K時鐘模塊打鈴模塊時間顯示鬧鐘顯示報警時長顯示顯示模塊鬧鐘模塊圖2-1 自動打鈴器總體設計框圖時鐘模塊中秒計數(shù)器滿60后向分計數(shù)器進位，分計數(shù)器滿60后向小時計數(shù)器進位，小時計數(shù)器按照24進制的規(guī)律計數(shù)。計數(shù)滿了后，各計數(shù)器清零，重新開始計數(shù)。計數(shù)器的輸出由LCD顯示器顯示輸出。在控制信號中除了有一般的校時信號外，還有時鐘清零的信

22、號。打鈴時間可以通過VHDL程序中直接更改，報警的時長也可以自定義設置。2.1 時鐘模塊24小時計時器的原理圖如圖2-2所示，它是由兩片六十進制的計數(shù)器和以及一片二十四進制的計數(shù)器構成的，六十進制的計數(shù)器相當于給輸入信號60分頻，故當輸入信號CLK為1HZ的時鐘時，經過60分頻后就能產生1分鐘的時鐘信號，再經過60分頻后，就能產生1小時的時鐘信號，最后進行24分頻，得到一天的脈沖送COUT輸出。圖2-2 24小時計時器原理圖完成基于VHDL的24小時計時器設計時，進行封裝產生一個元件符號，如圖2-3所示，這樣使其模塊化，方便后面的設計。CLR為復位信號，CLR=1，正常工作，CLR=0時，電路

23、復位；CLK為時鐘信號，上升沿觸發(fā)。qs03.0、qs12.0，qm03.0、qm12.0，qh03.0、qh11.0分別是秒、分、時的地位和高位輸出。圖2-3 計數(shù)器設計生成的元件符號2.1.1 六十進制計數(shù)器模塊如圖2-4所示為秒計數(shù)模塊符號圖，輸入端口CLR是60進制計數(shù)模塊的復位信號，EN是整個數(shù)字中的使能信號，EN1時，正常計數(shù)，EN0時，停止計數(shù)；CLR為復位信號，CLR=1，正常工作，CLR=0時，電路復位；CLK為時鐘信號，上升沿觸發(fā)；輸出端口QSA3.0是60進制計數(shù)器的低四位，QSB2.0是高三位，由于高位只有五個狀態(tài)，故只需三位；COUT端口是進位輸出端口，當計數(shù)到59時

24、輸出高電平，其它時候輸出低電平。圖2-4 60進制計數(shù)器的元件符號2.1.2 二十四進制計數(shù)器模塊圖2-5為24小時進制計數(shù)器外部引腳圖，從引腳圖可以看出與60進制沒很大的區(qū)別.輸入端口CLR是60進制計數(shù)模塊的復位信號，EN是整個數(shù)字中的使能信號，EN1時，正常計數(shù)，EN0時，停止計數(shù)；CLR為復位信號，CLR=1，正常工作，反之，復位；CLK時鐘信號，上升沿觸發(fā)；輸出端口QHA3.0是24進制計數(shù)器的低四位，QHB1.0為24進制的高位輸出,由于高位只有0、1兩個狀態(tài)，所以只有兩位。圖2-5 24進制計數(shù)器元件外部引腳功能圖2.2 定時模塊本設計的定時模塊設計框圖如圖2-6所示，該模塊能實

25、現(xiàn)時，分的時間設置功能，有三個輸入端，分別為：復位，調時或調分選擇開關以及時間置加鍵。通過這三個輸入，達到時間的預置以及存儲功能?！啊辨I復位時輸出分輸出定時時間存儲電路定時器控制電路調時或調分選擇開關圖2-6調時模塊設計框圖圖2-7為其元件符號，可以看到三個輸入端，復位信號reset，時間置加up_key，以及調時或調分選擇開關k1。其中，復位信號reset為低電平時復位，高電平正常工作；時間置加鍵up_key為上升沿觸發(fā)；選擇開關k1位高電平時為調時，低電平為調分。圖2-7 調時模塊元件符號 2.3 選擇模塊選擇模塊的作用是k2開關來控制電路的功能，是進行定時設置還是正常時間顯示功能。圖2-

26、8設置框圖所示，當k2為高電平，顯示正常時間，當k2為低電平時，選擇定時時間輸出。QM_ARM6.0QHAI5.0正常計時時間和定時時間輸出選擇切換電路 k2Q_HAO3.0Q_HBO1.0Q_MAO3.0Q_MBO2.0Q_SAO3.0Q_SBO2.0QSAI6.0QMAI6.0QH_ARM5.0圖2-8 輸出選擇切換模塊設計框圖在本此設計中具有時間顯示功能和時間設置功能，故兩者的輸出切換程序必不可少，圖2-9時輸出選擇切換模塊的元件符號，K2為切換按鍵輸入，用于切換時間輸出，當k2為高電平時，選擇正常24小時計時器顯示時間，當k2位低電平時，選擇定時時間輸出，實現(xiàn)時間的預置功能。圖2-9

27、輸出選擇切換模塊元件符號具體電路實現(xiàn)如圖2-10 所示，將時間計數(shù)模塊與定時設置模塊的輸出都并聯(lián)到選擇模塊中，通過k2開關進行切換，由于定時模塊只對時間的時、分進行設置，故時間的秒直接由時鐘模塊輸出。圖2-10 輸出選擇切換模塊電路圖2.4 鬧鐘模塊如圖2-11所示為鬧鐘模塊設計框圖。設計思路為：將鬧鐘設定的時間和計時模塊的時間分別比較，也就是說時高位、時低位，分高位、分低位分別進行比較，如果都相等，即時間時間相等，則輸出高電平，輸出信號與一個周期信號相與，獲得的信號接蜂鳴器，可實現(xiàn)報警，報警時間有周期信號頻率決定，最長可達到一分鐘。正常計時時間和鬧鈴時間比較器電路 連接正常計時“時”信號輸出

28、連接正常計時“分”信號輸出連接鬧鈴時間“時”信號輸出連接鬧鈴時間“分”信號輸出與門兩時間相等，輸出高電平周期信號圖2-11鬧鐘模塊設計框圖如圖2-10所示，將時鐘模塊的輸出時間QH_A、QH_B,QM_A、QHM_B與鬧鈴輸入的時間HARM_A、HARM_B,MARM_A、MARM_B分別進行比較，當都一致時，輸出SPEAK為高電平，是蜂鳴器響。圖2-10 鬧鐘模塊元件符號 如圖2-12所示，將時鐘模塊和定時模塊的輸出端連上述的鬧鐘模塊上就產生了鬧鐘定時器，時鐘輸出的時間與定時器設置的時間一致時，鬧鐘模塊輸出端speak將產生高電平，從而達到報警效果。圖2-12 鬧鐘模塊電路圖2.5 打鈴模塊

29、2.5.1 打鈴時間設置 如圖2-13所示為打鈴模塊設計框圖。模塊包括作息的選擇和時間的比較部分，其設計思路為：通過k3進行打鈴開關，將時鐘的時高位、時低位，分高位、分低位分別和表2.1中的打鈴時間數(shù)據做比較，如果相等，則Q_Y輸出高電平，否則，輸出低電平。秒輸出R5VQ_YR校時5K秒脈沖校時功能切換復位K3時輸出基本數(shù)字鐘電路高電平：工作低電平：不工作分輸出時間比較器Q_HAQ_HBQ_MAQ_MB譯碼及顯示圖2-13 打鈴模塊框架圖如表2-1所示為學校作息時間。學校作息時間的上課下課時間共有20個時間點，將這些時間點寫入程序中，當時鐘的時間與這些時間相同時，輸出端Q_Y為高電平，再與一個

30、周期信號相與，作為鬧鈴模塊的輸入。表1.1學校作息時間作息時段作息時間上課下課上午08:0008:4508:559:4010:2011:0511:1512:00下午14:0014:4514:5515:4015:4516:35晚上18:3019:1519:2520:1020:2021:05如圖2-14所示，將定時模塊輸出端作為鬧鐘的輸入端，當?shù)搅祟A期時間是，輸出端Q_Y將產生高電平，其時間為1分鐘，即實現(xiàn)1分鐘打鈴功能。圖2-14 打鈴模塊原理圖2.5.2 打鈴時長設置如圖2-15所示為報警時長設定模塊的符號圖。其中CLK為脈沖信號，上升沿觸發(fā)；QY為報警輸入端，q_20s為報警時長輸出，報警時

31、間為20秒。本模塊式通過設置一個大于60進制的計數(shù)器（如64進制），當QY1時，對秒脈沖進行計數(shù)；QY1時，并且計數(shù)的數(shù)值小于或等于20時，計數(shù)器輸出q_20s為1；當QY1時，并且計數(shù)的數(shù)值大于20時，則計數(shù)器輸出q_20s為0；從而保證響鈴20秒；當QY0時，則將計數(shù)器計數(shù)的值清零，并且停止計數(shù)；只有當下一個QY1時，計數(shù)器才開始計數(shù)。圖2-15 報警時長設定模塊符號圖 2.7 電源模塊本模塊設計的目的是給FPGA、LcD、蜂鳴器等器件提供工作電壓，所以該模塊電路的設計是極其重要的，要保證其穩(wěn)定性必須很好，否則會影響到器件的正常工作，既而影響到打鈴器的可靠性和準確性。在電子電路的設備中，一

32、般是都采用穩(wěn)定的直流電源來供電的。單相的交流電通過變壓器、整流電路、濾波電路和穩(wěn)壓電路轉換成穩(wěn)定的直流電壓。圖2-5 直流穩(wěn)壓電源電路圖如圖2-5所示是直流穩(wěn)壓電源的電路圖。日常220V交流電壓通過電源變壓器變換成交流低壓，再經過橋式整流電路D1D4和濾波電容C1的整流和濾波，在固定式三端穩(wěn)壓器LM7805的Vin和GND兩端形成一個并不十分穩(wěn)定的直流電壓(該電壓常常會因為市電電壓的波動或負載的變化等原因而發(fā)生變化)。此直流電壓經過LM7805的穩(wěn)壓和C3的濾波便在穩(wěn)壓電源的輸出端產生了精度高、穩(wěn)定度好的直流輸出電壓。LM317作為輸出電壓可變的集成三端穩(wěn)壓塊，是一種使用方便、應用廣泛的集成穩(wěn)

33、壓塊，改變R2阻值即可調整穩(wěn)壓電壓值。D1，D2用于保護LM317，最大輸出電流為2.2A，輸出電壓范圍為1.2537V。三端穩(wěn)壓器是一種標準化、系列化的通用線性穩(wěn)壓電源集成電路，以其體積小、成本低、性能好、工作可靠性高、使用簡捷方便等特點，成為目前穩(wěn)壓電源中應用最為廣泛的一種單片式集成穩(wěn)壓器件14。2.8 本章小結在本次設計，主要實現(xiàn)以下有功能： 1、基本的數(shù)字鐘計時功能、校時功能；2、定時鬧鐘功能：可以任意設定鬧鐘時間，鬧鈴在一分鐘以內。3、校園打鈴功能：正常教學打鈴，而且通過軟件便于更改打鈴時間。3 設計結果與仿真分析3.1 時鐘模塊仿真分析3.1.1 六十進制計數(shù)器仿真分析圖3-1為6

34、0進制計數(shù)器的仿真波形圖，從圖上可以看出：每當CLK一個上升沿產生時，輸出端QSA3.0將加1，而每當QSA3.0增加到9時，到下一個脈沖，QSB2.0將加1，直至達到59。所以，容易得出計數(shù)器的循環(huán)狀態(tài)共有六十個，從00到59.每當狀態(tài)到達59時，在下一個脈沖后，進入00狀態(tài)，并進位端cout產生一脈沖，使下一級的計數(shù)器有一個上升沿作為脈沖。圖3-1 60進制計數(shù)器波形仿真圖3.1.2 二十四進制計數(shù)器仿真分析二十四進制計數(shù)器的波形仿真如圖3-2所示，從其波形仿真中可以看到，當CLR、EN為高電平時，計數(shù)器開始正常工作。每當CLK一個上升沿產生時，輸出端QSA3.0將加1，而每當QSA3.0

35、增加到9時，到下一個脈沖，QSB2.0將加1，直至計數(shù)達到23。計數(shù)器的循環(huán)狀態(tài)有二十四個，從00狀態(tài)到23，當狀態(tài)到達23時，進入00狀態(tài)，并進位端cout產生一脈沖，使下一級的計數(shù)器有一個上升沿作為脈沖。圖3-2 24進制計數(shù)器波形仿真圖3.1.3 時鐘計時器器仿真分析如圖3-3 所示，是24小時計時器波形仿真圖，從圖上可以看出，當clk每產生一個上升沿時，秒的個位qs03.0開始計數(shù)。qh03.0、qh11.0、qm03.0、qm12.0,qs03.0、qs12.0分別為時，分，秒的高位和低位輸出端；cout是“天”脈沖輸出端。Clk每經過一個時間脈沖，計時器的秒的個位就加1，從而實現(xiàn)秒

36、的60個狀態(tài)循環(huán)計數(shù)，而，每次秒位由59到00時，其cout將產生一個脈沖為下一級分提供脈沖，從而實現(xiàn)分的60個狀態(tài)循環(huán)。繼而，達到24小時計時器。圖3-3時間計時器波形仿真圖3.2 定時模塊的仿真分析圖3-4為調定時模塊波形仿真，可以看出，當k1為高電平，up_key每過一個上升沿，Q_minuea3.0、Q_minueb2.0進行分計數(shù)，計數(shù)器的循環(huán)狀態(tài)有60個，從00狀態(tài)到59，當狀態(tài)到達59時，進入00狀態(tài)；當k1為低電平，up_key每過一個上升沿，Q_houra3.0、Q_hourb1.0進行時計數(shù)，計數(shù)器的循環(huán)狀態(tài)有24個，從00狀態(tài)到23，當狀態(tài)到達23時，進入00狀態(tài)。圖3-

37、4 調時模塊波形仿真3.3 選擇模塊仿真分析如圖3-5所示為時間切換模塊波形仿真圖。當選擇開關set為低電平時，為定時模式，由圖可以看出，此時k1為高電平，故此時電路為時定時，沒經過一個始終脈沖，Q_HBO加1。當set為高電平時，電路實現(xiàn)自動時鐘計時功能，每經過一個時鐘脈沖，計時器加1。圖3-5 選擇模塊波形仿真圖3.4 鬧鐘模塊仿真分析從圖3-6鬧鐘模塊波形仿真圖可以看到，在12：44、12：42、12：43以及12：40四處設有鬧鐘，從圖上可以看出，在時間達到12：44、12：43、12：40時，輸出端speak產生與時鐘信號等長德時間脈沖信號。繼而，達到了鬧鈴的效果，由于每一分鐘有60

38、秒，故鬧鈴時間為1分鐘。從上面原理圖我們知道，鬧鈴輸出信號speak與一時鐘周期信號相與，可以得到一個1分鐘以內的鬧鈴時間。圖3-6 鬧鐘模塊波形仿真圖3.5 打鈴模塊仿真分析3.5.1 打鈴時間仿真分析如圖3-7所示為打鈴模塊的波形仿真圖。從圖上可以看出：當K3為高電平時，選擇打鈴模式，當時鐘時間由十一點零五分跳變?yōu)槭稽c零六時，和十一點十五分跳變?yōu)槭稽c十六時。Q_Y由低電平變?yōu)楦唠娖?，此為學校作息時間上午的十一點零五分和十一點十五分。圖3-7 打鈴模塊波形仿真圖3.5.2 打鈴時長仿真分析如圖2-16所示為報警時長的模塊波形仿真圖。給CLK一定脈沖時鐘，當輸入QY為高電平時，也就是說，時

39、鐘時間與打鈴設置的時間一致時，可設置打鈴時間，本模塊是通過軟件設置，設置打鈴時間為20秒，從波形仿真圖上可以看出，當QY為高時，q_20s只有二十個脈沖的長度，也就是20s。圖3-8 報警時長設定模塊波形仿真圖3.6 本章小結在本次仿真分析中，我們可以看到，各個模塊的仿真分析都得到了很理想的仿真結果，在時鐘模塊中，圖3-3時間計時器波形仿真圖，能夠很好的進行24小時時鐘計時功能，定時模塊可以很好地實現(xiàn)對時間的自定義設置，從而進一步保證了時間的準確性和可靠性。通過報警模塊，我們可以很方便的自己設置一個時間點來進行鬧鈴報警，例如可以設置一個午休時間，對于打鈴模塊來說，由于我們學校的打鈴時間每天都是

40、固定的，沒有春夏之分，故而只設置了一種打鈴模式，由于可變性不大，故在軟件中設置打鈴時間，如果有更改的地方也可以通過軟件語言來設置，并且通過打鈴時長，我們也可以很好的更改打鈴時間的設置，設置方位在1-60秒。4 總結與展望自動打鈴系統(tǒng)的設計重點和難點在每個模塊的代碼的編寫，和各個模塊的整合。雖然每個模塊能很好的實現(xiàn)其功能，但對于整個設計來說，各個模塊之間的優(yōu)化設計和銜接還有一些的缺陷和不足?？傮w來說，通過此次的設計實驗是自己更進一步地增強了VHDL的語言的應用，對于自動打鈴器的工作原理也有了更深層次的理解。在本設計的仿真過程中遇到了一些問題，在經過努力后得到解決：1、在選擇模塊中，對于選擇的設置

41、鍵由定時狀態(tài)變?yōu)橛嫊r狀態(tài)后，要保存定時設置的時間值，從定時狀態(tài)設置的時間開始計時。2、在秒時鐘計數(shù)和分時鐘計數(shù)，由59變?yōu)?0時，計數(shù)模塊會滯后計數(shù)，考慮的器件的延時，所以要將程序中的秒、分的進位信號提前1秒、分鐘。3、在對學校打鈴的時間設置上，一開始時逐個進行時間檢查，由于打鈴的時間點比較多，故比較繁瑣，使用軟件，把需要打鈴的時間全部列舉出來，很大程度上優(yōu)化了軟件的設計，提高其運行速率。從仿真的設計上可知，自動打鈴器滿足設計要求，能夠實現(xiàn)基本的時鐘顯示和時間置數(shù)功能，具有鬧鐘報警功能，有作息時間打鈴功能，當前時鐘時間與學校的上下課時間相同時打鈴，并且計時時間、定時時間可設置和調整，報警時長可

42、在1至60秒內進行調整，其數(shù)據信息也可以通過LCE顯示，鬧鐘報警以及作息打鈴可通過蜂鳴器來實現(xiàn)。本設計是采用硬件描述語言和EDA技術相結合的自動打鈴系統(tǒng)的研究，從中可以看到EDA技術的發(fā)展在很大程度上實現(xiàn)了硬件設計軟件化，并且其設計的過程相對簡單，易修改。本設計中仍然存在一些不足，主要有：1、在必要時增加按鍵去抖模塊，提高其硬件的適應性；2、打鈴模塊的響鈴固定為1分鐘，可增加一計數(shù)器來控制其響鈴在一分鐘以內的任意時間；3、大部分學校都有春夏兩個作息時間，可以通過打鈴控制開關K3使其兩個狀態(tài)分別控制春季、夏季作息時間，在軟件上進行相應的更改即可；4、缺少創(chuàng)新，可以增加音樂報警功能，取代尖銳的蜂鳴

43、聲，這樣能夠使用戶在實際應用中多一些樂趣；還可以加入遠程遙控功能，達到原理里控制、語音識別等等，隨著電子技術發(fā)展，打鈴器的功能必定會更加地多樣化，從而貼近人們的各種需要，為人們以后的生活和工作提供更多的便利。致謝本次設計首先得感謝母校江西財經大學為我們畢業(yè)設計提供了良好的學習環(huán)境和各種資源，通過圖書館內的書籍，讓我們有充分的資料進行畢業(yè)設計。并且，我的指導老師廖漢程廖老師致以最誠摯的謝意！廖老師在本次設計中給予了我們我們很大的幫助，主要通過郵件和面授的方式，在論文的選題到論文體系的安排上，都得益于廖老師的悉心指導和啟發(fā)。讓我知道，在以后的學習和工作中都得做到知難而上、孜孜不倦。另外，我必須感謝

44、我的同學特別是室友，在整個的設計過程中，每當遇到困難和失敗時，都是因為他們的幫助和鼓勵，我才能順利完成該論文的設計。參考文獻1 江國強，2011：EDA技術與應用（第三版），北京：電子工業(yè)出版社。2 潘送，黃繼業(yè)，2007：EDA技術與VHDL（第二版），北京：清華大學出版社。3 鄒彥，莊嚴，鄒寧，王宇鴻，2007：EDA技術與數(shù)字系統(tǒng)設計，北京：電子工業(yè)出版社。4 劉昌華，2005：論EDA技術的現(xiàn)在與未來J. 世界電子元器件. 2007(08)。5 李嗣范, 1982：微波元件原理與器件（第一版），北京: 人民郵電出版社。6 劉皖，何道君，譚明編著2006：FPGA設計與應用M，北京：清華

45、大學出版社。7 朱正偉，2005：EDA技術及應用，北京：清華大學出版社。8 鄧志娟. EDA電子仿真技術及其FPGA步進電機細分驅動控制設計J，科技廣場. 2008(08)。9 劉君，常明，秦娟,2007：基于硬件描述語言（VHDL）的數(shù)字時鐘設計J，天津：天津理工大學學報。10 譚會生，張昌凡，2002：EDA技術及應用M，西安：西安電子科技大學出版社：P89-92 。11 陳茂源，2008：基于VHDL語言的數(shù)字鐘設計J， 長江大學學報(自然科學版)理工卷。12 黃仁欣，2006EDA技術實用教程M北京：清華大學出版社。13 萬春迎，2008：基于VHDL的數(shù)字時鐘設計J， 科技信息，第

46、27期。14 李可，1996數(shù)字鐘電路及應用M北京：電子工業(yè)出版社：72-76.15 劉君,常明,秦娟,張晟,耿璐,2007:基于硬件描述語言(VHDL)的數(shù)字時鐘設計J，天津理工大學學報，第4期。16 Zainalabedin Navabi.Vhdl: Analysis and Modeling of Digital SystemsM.New York：McGraw-Hill Professional，1998，（2）.17 March 23, 2006,EDA for IC System Design, Verification, and Testing (Electronic Desig

47、n Automation for Integrated Circuits Handbook),CRC.18 Louis Scheffer Luciano Lavagno,2006,EDA for IC Implementation,Circuit Design,and Progress Technology,CRC.19 Mark D. Birnbaum,October 11, 2003,Essential Electronic Design Automation,Prentice Hall PTR.附錄60進制計數(shù)器VHDL代碼程序：LIBRARY IEEE; USE IEEE.STD_LO

48、GIC_1164.ALL;ENTITY cnt60 ISPORT( CLR,EN,CLK:IN STD_LOGIC; COUT:OUT STD_LOGIC; QSA:OUT INTEGER RANGE 0 TO 9; QSB:OUT INTEGER RANGE 0 TO 5);END cnt60;ARCHITECTURE ONE OF cnt60 IS BEGINPROCESS(CLK,CLR)VARIABLE SA: INTEGER RANGE 0 TO 9;VARIABLE SB: INTEGER RANGE 0 TO 5;BEGINIF CLR=0 THEN SB:= 0; SA:= 0

49、;ELSIF CLKevent AND CLK=1 THENIF EN=1 THENIF SB=5 AND SA=9 THEN SA:=0;SB:=0 ;COUT=1;ELSIF SA=9 THEN SA:=0;SB:=SB+1;COUT=0; ELSE SA:=SA+1;COUT=0;END IF;END IF;END IF ; QSA=SA;QSB=SB;END PROCESS ;END ONE;24進制計數(shù)器VHDL代碼程序：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT24 ISPORT( CLRN,EN,CLK:IN STD_

50、LOGIC; COUT:OUT STD_LOGIC; QHA: OUT INTEGER RANGE 0 TO 9; QHB: OUT INTEGER RANGE 0 TO 2);END CNT24;ARCHITECTURE ONE OF CNT24 IS BEGINPROCESS(CLK,CLRN)VARIABLE HA: INTEGER RANGE 0 TO 9;VARIABLE HB: INTEGER RANGE 0 TO 2;BEGINIF CLRN=0 THEN HB := 0; HA := 0;ELSIF CLKEVENT AND CLK=1 THENIF EN=1 THENIF (

51、HB=2 AND HA=3) THEN HA:=0;HB:=0 ;COUT=1;ELSIF HA=9 THEN HA:=0;HB:=HB+1;COUT=0; ELSE HA:=HA+1;COUT=0;END IF;END IF;END IF ;QHA=HA;QHB=HB;END PROCESS ;END ONE;定時模塊VHDL程序：LIBRARY ieee; USE ieee.std_logic_1164.all;ENTITY ctrl_memo ISPORT( res,k1,up_key:IN STD_LOGIC; Qhourb : OUT INTEGER RANGE 0 TO 2; Qh

52、oura : OUT INTEGER RANGE 0 TO 9; Qminueb : OUT INTEGER RANGE 0 TO 5; Qminuea : OUT INTEGER RANGE 0 TO 9);END ctrl_memo;ARCHITECTURE a OF ctrl_memo IS BEGIN PROCESS(res,k1,up_key) VARIABLE Qtmpma: INTEGER RANGE 0 TO 9; VARIABLE Qtmpmb: INTEGER RANGE 0 TO 5; VARIABLE Qtmpha: INTEGER RANGE 0 TO 9; VARIABLE Qtmphb: INTEGER RANGE 0 TO 2;BEGIN IF res=0 THEN Qtmpma:= 0; Qtmpmb:= 0;Qtmpha:= 0; Qtmphb:= 0; ELSIF up_keyevent AND up_key=1 THEN IF k1=1 THEN IF Qtmphb=2 AND Qtmpha=3 THEN Qtmphb:=0; Qtmpha:=0 ; ELSIF Qtmpha=9 THEN Qtmpha:=0; Qtmphb:=Qtmphb+1; ELSE Qtmpha:=Qtmpha