數(shù)字集成電路課程設(shè)計報告-4bits超前進位加法器全定制設(shè)計

1、精選優(yōu)質(zhì)文檔-傾情為你奉上第1章 概述1.1 課程設(shè)計目的 綜合應(yīng)用已掌握的知識 熟悉集成電路設(shè)計流程 熟悉集成電路設(shè)計主流工具 強化學生的實際動手能力 培養(yǎng)學生的工程意識和系統(tǒng)觀念 培養(yǎng)學生的團隊協(xié)作能力1.2 課程設(shè)計的主要內(nèi)容1.2.1 設(shè)計題目4bits超前進位加法器全定制設(shè)計1.2.2 設(shè)計要求整個電路的延時小于2ns整個電路的總功耗小于20pw總電路的版圖面積小于60*60um1.2.3 設(shè)計內(nèi)容功能分析及邏輯分析 估算功耗與延時電路模擬與仿真版圖設(shè)計版圖數(shù)據(jù)提交及考核，課程設(shè)計總結(jié)第2章 功能分析及邏輯分析2.1 功能分析74283為4位超前進位加法器，不同于普通串行進位加法器由

2、低到高逐級進位，超前進位加法器所有位數(shù)的進位大多數(shù)情況下同時產(chǎn)生，運算速度快，電路結(jié)構(gòu)復雜。其管腳如圖2-1所示：圖2-1 74283管腳圖2.2推薦工作條件（根據(jù)SMIC 0.18工藝進行修改）表2-1 SMIC 0.18工藝的工作條件2.3直流特性（根據(jù)SMIC 0.18工藝進行修改）表2-2 SMIC 0.18直流特性2.4交流（開關(guān)）特性（根據(jù)SMIC 0.18工藝進行修改）表2-3SMIC 0.18工藝交流（開關(guān)）特性2.5真值表表2-4 4位超前進位加法器真值表2.6表達式定義兩個中間變量Gi和Pi： 所以： 進而可得各位進位信號的羅輯表達如下2.7電路原理圖 超前進位加法器原理：

3、對于一個N位的超前進位組，它的晶體管實現(xiàn)具有N+1個并行分支且最多有N+1個晶體管堆疊在一起。由于門的分支和晶體管的堆疊較多使性能較差，所以超前進位計算在實際中至多智能限制于2或4位。為了建立非常快速的加法器，需要把進位傳播和進位產(chǎn)生組織成遞推的樹形結(jié)構(gòu)，如圖2-2所示。一個比較有效的實現(xiàn)方法是把進位傳播層次化地分解成N位的子組合： Co,0=GO+POCi,0Co,1=G1+P1G0+P1P0 Ci,0=( G1+P1G0)+(P1P0) Ci,0=G1:0+P1:0 Ci,0Co,2=G2+P2G1+P2P1G0+P2P1P0Ci,0=G2+P2Co,1 2-1 Co,3=G3+P3 G2

4、+P3P2G1+P3P2P1G0+P3P2P1P0Ci,0=(G3+P3G2)+(P3P2)Co,1=G3:2+P3:2Co,1在公式2-1中，進位傳播過程被分解成兩位的子組合。Gi:j和Pi:j分別表示一組位（從第i位至第j位）的進位產(chǎn)生和進位傳播函數(shù)。因而我們稱之為塊進位產(chǎn)生和塊進位傳播信號。如果該組產(chǎn)生一個進位，則Gi:j等于1，而與輸入進位無關(guān)。如果一個輸入進位傳播通過整個一組，則Pi:j即為1。這一條件等同于前面討論過的進位批旁路。例如，當進位產(chǎn)生于第3位或當進位產(chǎn)生于第2位并傳播通過第3位時，則G3:2等于1（即G3:2=G3+P3G2）。當輸入進位傳播通過這兩位時，P3:2為1（

5、即P3:2=P3P2）。圖2-2 4位超前進位加法器鏡像實現(xiàn)的電路圖第3章 功耗估算與延時3.1電容估算第一級負載電容： =(412x55+559x5)x35+237x(2x55+2x3.5)+208x(2x5+2x3.5) =0.12pf=(5+2.5+3)x1x2.16x10-3=0.023pf所以CL1=CPN+Cg=0.143pf同理可以計算：輸入緩沖級CPN=0.02pf(最小尺寸反相器的CPN)Cg=0.049pf輸入端兩輸入與非門,或非門輸出端CPN=0.032pfCg(最小尺寸反相器的Cg)=0.016pf中間反相器(設(shè)計的所有緩沖級尺寸相當計算時取Wn=7u Wp=14u)C

6、PN=0.02pfCg=0.045pf中間緩沖級CPN=0.049pfCg=0.027pf中間與門輸入端CPN=0.02pfCgn=0.0054pfCgp(單管)=0.011pf與門輸出端，或非門輸入端CPN(最壞情況)=0.069pfCgn=0.0054pfCgp(單管)=0.011pf或非門輸出端CPN(最壞情況)=0.057pfCg=0.049pf異或門輸出端CPN(Z0-Z3)=0.0038pfCPN(Co)=0.0069pfCg=0.071pf輸出緩沖級CPN=0.078pfCg=0.29pf輸出級CPN=0.122pfCL=15pf3.2功耗估算在電路工作的時候AiBi八個輸入端到

7、中間緩沖級前面的電容相同，所以計算時候只要求一個輸入的電容然后乘以八倍，Ci輸入端的電容另外計算；中間的緩沖級及接下來的一級由于邏輯門的種類比較多，計算電容時，N管的Cg一樣，P管先算最小尺寸的Cg，然后再乘以扇入數(shù)；輸出緩沖的前一級的根據(jù)輸出和或者進位分別計算。根據(jù)以上分析可以得出功耗總電容 CL總=88.852pf動態(tài)功耗計算公式：對于Vdd=5V，f=15MHz的信號，總功耗為：=33.3mW功耗小于200mW，滿足設(shè)計要求3.3延時估算總的延時時間為格機電路的延時之和。故本次延時估算的核心思想是先找出延時最長的路徑，再分別算出每一級的延時時間，最后求和。首先，從電路圖我們可以看出延時最

8、長的路徑為：AiBi輸入經(jīng)輸入級，輸入緩沖級，與非門，反相器，中間緩沖級，反相器，四輸入與門，四輸入或非門，反相器，異或門，輸出緩沖級，輸出級最后到達Z3由電路的知識可以知道，電路的延時時間為：第一級延時估算：CL=0.143pf (W/L)n=55 (W/L)p=6 所以Tpl1=160ps同理可計算其他各級延時：輸入緩沖級： Tpl2=183ps與非門： Tpl3=97ps反相器： Tpl4=173ps中間緩沖級： Tpl5=153ps反相器： Tpl6=184ps四輸入與門： Tpl7=202ps四輸入或非門： Tpl8=180ps反相器： Tpl9=138ps異或門： Tpl10=14

9、5ps輸出緩沖級： Tpl11=222ps輸出級： Tpl12=2264ps總延時： Tpl總=4101ps滿足設(shè)計要求3.4本章小結(jié)通過本次實驗，我了解了集成電路設(shè)計時候的工程估算，包括功率的估算，延時的估算。這些估算都跟電容有關(guān)，所以前提是要計算電路各級的電容。由于之前設(shè)計時候沒有考慮到電路的內(nèi)部的邏輯門，導致電路中邏輯門的種類較多，所以電容計算比較繁瑣。最終估算結(jié)果均滿足設(shè)計要求。第4章 電路模擬與仿真4.1 實驗目的:1.介紹cadence的使用方法2.使用schematic工具建立電路圖3.建立test電路4.模擬仿真驗證5.輸出波形、工作頻率和功耗結(jié)果4.2原理圖設(shè)計 4.2.1建

10、立新庫(1)點選在CIW視窗的上面工具列ToolLibrary Manager，會出現(xiàn)視窗LM(Library Manager)；(2)點選LM視窗上面的工具列FileNewLibrary；(3)會產(chǎn)生New Library畫面；(4)在框內(nèi)填入庫名；(5)點OK確定；(6)出現(xiàn)技術(shù)文件關(guān)聯(lián)視窗（如圖4-1所示）:圖4-1 建立新的Library4.2.2建立schematic view建立schematic view（包括反相器和其他各類邏輯門電路）如圖4-2,4-3,4-4所示:圖4-2 反相器原理圖反相器原理圖中，in為輸入端，out輸出端。圖4-3 與非門原理圖在與非門原理圖中，A、B

11、為輸入端，Y為輸出端。圖4-4 異或門原理圖在異或門原理圖中，A、B為輸入端，Y為輸出端。4.2.3建立symbol(1)點選在CIW視窗的上面工具列DesignFrom Cellview；（2）出現(xiàn)Cellview From cellview窗口（如圖4-5）；（3）點OK確定；（4）出現(xiàn)Symbol Generation Options窗口（如圖4-6）；（5）點OK確定。圖4-5 Cellview From cellview圖4-6 Symbol Generation Options圖4-7 反相器的symbol其中，in為輸入端，out為輸出端。圖4-8 與非門的symbol其中，A、

12、B為輸入端，Y為輸出端。圖4-9 異或門的symbol其中，A、B為輸入端，Y為輸出端。其它邏輯門電路同樣過程建立schematic view和symbol view。4.2.4建立總體電路schematic view如4.2.2的方法畫出4位超前加法器主電路的schematic view圖。如圖4-10。圖4-10 4位超前進位加法器的主電路圖4.2.5建立總體symbol如4.2.3的方法畫出4位超前進位加法器主電路的symbol圖。如圖4-11所示。圖4-11 4位超前進位加法器主電路的symbol圖其中，A1、A2、A3、A4、B1、B2、B3、B4、Ci0、為輸入端，Co3、S0、S

13、1、S2、S3為輸出端。4.2.6測試電路圖4-12主電路圖的測試電路圖其中，V9為直流源，V0-V8為交流源。C0-C5=15pF。4.3功能仿真圖4-13 功能仿真結(jié)果圖中從上到下依次是S0,S1,S2,S3,Co3,Ci0,A1,A2,A3,A4,B1,B2,B3,B4。4.5仿真結(jié)果分析通過仿真結(jié)果可以看出電路邏輯功能正確，能實現(xiàn)加法及進位。從A4到S3的延時為0.6427ns。功耗為50mW。仿真的頻率為10MHz。4.6本章小結(jié)通過本次實驗，我了解了cadence的使用，學會了畫原理圖及仿真，并對仿真結(jié)果進行分析。第5章 版圖設(shè)計5.1原理 版圖設(shè)計時采用層次化，全手工的形式設(shè)計版

14、圖。整個版圖設(shè)計的思想是先小后大，即先畫出各級的版圖，并進行DRC檢查，檢查無誤后進行保存，最后調(diào)用這些單元進行最后的版圖設(shè)計。另外，本次設(shè)計的COMS尺寸有些比較大，故畫版圖時多以梳狀形式來設(shè)計，這樣可以減小版圖的面積，而又能保持其原來的性能。 工具Virtuso的使用。5.2反相器版圖5.2.1 layout view的建立步驟：Tool-Design Synthesis-Layout XL.圖5-1 layout view的建立圖5-2 layout 界面5.2.2添加器件圖6-3 creat instance Length：溝道長度 Finger width：單指寬度 Finger：杈

15、指數(shù) Gate Connection：柵連接 S/D Connection：源/漏連接 Bodytietype：體連接類型5.2.3互連，實現(xiàn)反相器功能圖5-4 反相器Layout版圖互連的時候要注意不同的圖層，以及各個圖層的規(guī)則。所以畫圖前必須閱讀數(shù)據(jù)手冊。同理可畫出其他門電路的版圖5.3異或門圖5-5 異或門Layout版圖5.4與非門圖5-6與非門Layout版圖5.5整體版圖圖5-7 4位超前進位加法器總體Layout 版圖5.6 本章小結(jié)通過本次實驗，我了解了工具Virtuso的使用，學會了畫版圖及仿真及在繪制版圖過程中規(guī)則的定義?？傮w心得這次課程設(shè)計設(shè)計題目是4位超前進位加法器。相比于其他加法器，超前進位加法器最大優(yōu)點在于減少了進位等待延遲，大大提高了運算的速度，因此在其他的運算器中得到了廣泛應(yīng)用。課程設(shè)計是為了對課本知識的鞏固和加強，由于課本上學到了很多都是理論知識的，不能很好的理解和運用，所以在這次課程設(shè)計過程中，對整個數(shù)字芯片全定制設(shè)計流程有了一個總體的認識。同時也熟練掌握了cadance軟件操作。通過這次課程設(shè)計，加強了我們動手、思考和解決問題的能力。同時，培養(yǎng)了團隊合作精神，在這次的課設(shè)中遇到了比