音樂播放器設(shè)計

1、音樂播放器設(shè)計設(shè)計報告 題 目： 音樂播放器設(shè)計 學(xué) 院： 電子信息與電氣工程學(xué)院 專 業(yè)： 電子信息工程 班 級： 姓 名： 學(xué) 號： 2016 年 6月 30日音樂播放器設(shè)計一、設(shè)計要求1、 至少能演奏兩首樂曲，曲目不限“梁祝”除外，同時用數(shù)碼管或2004液晶屏顯示當(dāng)前樂曲名稱及編號。2、 具有播放、暫停、選曲及演奏模式切換（單曲循環(huán)、順序播放）等功能。二、音樂播放器設(shè)計背景及其研究意義現(xiàn)代EDA技術(shù)代表了當(dāng)今電子設(shè)計技術(shù)的最新發(fā)展方向, 它的基本特征是采用硬件描述語言進(jìn)行電路與系統(tǒng)的設(shè)計, 具有系統(tǒng)級仿真和綜合能力.FPGA和EDA使設(shè)計方法發(fā)生了質(zhì)的變化.把以前電路設(shè)計+硬件搭試+調(diào)試

2、焊接轉(zhuǎn)化為功能設(shè)計+軟件模擬+仿真下載.隨著電腦普及,互聯(lián)網(wǎng)飛速發(fā)展,這些技術(shù)使得各種電子產(chǎn)品迅速的進(jìn)入了我們的生活,每一個產(chǎn)品的誕生都離不開EDA技術(shù),從彩色電視機,智能冰箱,再到個人隨身用的音樂播放器都需要EDA技術(shù)提供支持.人們生活水平逐步提高，順應(yīng)電子技術(shù)的發(fā)展趨勢,可利用EDA開發(fā)平臺,采用可編程邏輯器件 FPGA使硬件的功能可通過編程來實現(xiàn)音樂播放器,Quartus2軟件是進(jìn)行FPGA設(shè)計的操作平臺, 其功能強大,界面友好,使用便捷.Quartus2軟件集成了Altera公司的可編程邏輯器件開發(fā)流程中所涉及的幾乎所有的工具和第三方軟件接口,主要能夠?qū)崿F(xiàn)設(shè)計輸入、綜合、布局布線、時序

3、分析、仿真、編程和配置,系統(tǒng)級設(shè)計、軟件開發(fā)、時序逼近、調(diào)試和工程更改管理的功能。因此, 基于FPGA的電路設(shè)計過程更加靈活且通用性更好。 關(guān)鍵詞:音樂播放器,VerilogHDL,Quartus2,FPGA,LMP三、設(shè)計思路1、利用VHDL硬件描述語言結(jié)合FPGA器件設(shè)計一個音樂播放器,為其他電路的設(shè)計提供一定借鑒作用。2、了解音樂播放器的原理,運用剛剛學(xué)過的數(shù)電知識設(shè)計并制作音樂播放器,而且通過音樂播放器的制作進(jìn)一步了解各種在制作中用到的中小規(guī)模集成電路的作用及其使用方法。通過它可以進(jìn)一步學(xué)習(xí)與掌握各種組合邏輯電路與時序電路的原理與使用方法,從而實現(xiàn)理論與實踐相結(jié)合.四、基本原理1、為了

4、便于理解,首先介紹一下硬件電路的發(fā)聲原理.我們知道,聲音的頻譜范圍約在幾十到幾千赫茲,若能利用程序來控制FPGA某個引腳輸出一定頻率的矩形波,接上揚聲器就能發(fā)出相應(yīng)頻率的聲音.而樂曲中的每一音符對應(yīng)著一個確定的頻率,因此,要想FPGA發(fā)出不用音符的音調(diào),實際上只要控制它輸出相應(yīng)音符的頻率即可.樂曲都是由一連串的音符組成,因此按照樂曲的樂譜依次輸出這些音符所對應(yīng)的頻率,就可以在揚聲器上連續(xù)地發(fā)出各個音符的音調(diào).而要準(zhǔn)確地演奏出一首樂曲,僅僅讓揚聲器能夠發(fā)聲是不夠的,還必須準(zhǔn)確地控制樂曲的節(jié)奏,即每個音符的持續(xù)時間.由此可見,樂曲中每個音符的發(fā)音頻率及其持續(xù)的時間是樂曲能夠連續(xù)演奏的兩個關(guān)鍵因素。

5、2、音調(diào)的控制頻率的高低決定了音調(diào)的高低.音樂的十二平均率規(guī)定:每兩個八度音（如簡譜中的中音1和高音1）之間的頻率相差一倍.在兩個八度音之間又分為十二個半音.另外,音名A（簡譜中的低音6）的頻率為440Hz,音名B到C之間、E到F之間為半音,其余為全音.由此可以計算出簡譜中從低音1到高音1之間每個音名對應(yīng)的頻率,所有不同頻率的信號都是從同一個基準(zhǔn)頻率分頻得到的.由于音階頻率多為非整數(shù),而分頻系數(shù)又不能為小數(shù),因此必須將計算得到的分頻數(shù)四舍五入取整.若基準(zhǔn)頻率過低,則由于分頻比太小,四舍五入取整后的誤差較大,若基準(zhǔn)頻率過高,雖然誤差較小,但分頻數(shù)將變大.實際的設(shè)計應(yīng)綜合考慮這兩方面的因素,在盡量

6、減小頻率誤差的前提下取合適的基準(zhǔn)頻率.因此,要想FPGA發(fā)出不同音符的音調(diào),實際上只要控制它輸出相應(yīng)音符的頻率即可.綜合考慮各因素,本文中選取4MHZ作為CLK的分頻計數(shù)器的輸入分頻信號。樂曲都是由一連串的音符組成,因此按照樂曲的樂譜依次輸出這些音符所對應(yīng)的頻率,就可以在揚聲器上連續(xù)地發(fā)出各個音符的音調(diào)。分頻信號樂曲都是由一連串的音符組成,因此按照樂曲的樂譜依次輸出這些音符所對應(yīng)的頻率,就可以在揚聲器上連續(xù)地發(fā)出各個音符的音調(diào). 簡譜中的音名與頻率的關(guān)系音名 頻率/Hz 音名 頻率/Hz 音名 頻率/Hz低音1 261.6 中音1 523.3 高音1 1045.5低音2 293.7 中音2 5

7、87.3 高音2 1174.7低音3329.6 中音3 659.3 高音3 1318.5低音4 349.2 中音4 698.5 高音4 1396.9低音5 392 中音5 784 高音5 1568低音6 440 中音6 880 高音6 1760低音7 493.9 中音7 987.8 高音7 1975.5 3、音長的控制音符的持續(xù)時間須根據(jù)樂曲的速度及每個音符的節(jié)拍數(shù)來確定.因此,在想控制音符的音長,就必須知道樂曲的速度和每個音符所對應(yīng)的節(jié)拍數(shù),在這個設(shè)計中所播放的樂曲的最短的音符為四分音符,如果將全音符的持續(xù)時間設(shè)為1s的話,那么一拍所應(yīng)該持續(xù)的時間為0.25秒,則只需要再提供一個4HZ的時鐘

8、頻率即可產(chǎn)生四分音符的時長.要想讓系統(tǒng)知道現(xiàn)在應(yīng)該播放哪個音符,而這個音符持續(xù)的時間應(yīng)該是多少,就必須編寫樂曲文件,在樂曲文件中音符是按地址存放的,當(dāng)系統(tǒng)工作時就按4Hz的頻率依次讀取簡譜,當(dāng)系統(tǒng)讀到某個音符的簡譜時就對應(yīng)發(fā)這個音符的音調(diào),持續(xù)時間為0.25秒,而如果在曲譜文件中這個音符為三拍音長,那又該如何控制呢？其實只要將該音符連續(xù)書寫三遍,這時系統(tǒng)讀樂曲文件的時候就會連續(xù)讀到三次,也就會發(fā)三個0.25秒的音長,這時我們聽上去就會持續(xù)了三拍的時間,通過這樣一個簡單的操作就可以控制音樂的音長了.五、設(shè)計內(nèi)容及步驟1、系統(tǒng)原理圖2、分頻模塊由于開發(fā)板系統(tǒng)時鐘為20MHz，而在設(shè)計中所需時鐘為1

9、KHz所以需通過分頻得到所需時鐘，通過軟件自帶工具建立模塊如下：3、蜂鳴器模塊module buzzer(CLK,C,SPEAKER);input CLK;input 1:3C;output SPEAKER;integer N;/定義變量N用于蜂鳴器計時reg 1:3M;/定義寄存器M存放C的狀態(tài)用以判斷C是否產(chǎn)生變化reg SPEAKER;always(posedge CLK)beginif(C=0)begin N=3000;SPEAKER=0;M=0;endelse if(C!=M) begin N0) SPEAKER=1; else begin SPEAKER=0;N=3000;M=C;

10、end/*當(dāng)C變化之后小于以前那個值蜂鳴三秒，即多個輸入信號T同時存在時，若優(yōu)先級較高的輸入消失，系統(tǒng)檢測到新的輸入，蜂鳴器響三秒*/endendendmodule封裝如下：4、在工程下完成整個電路的連接編譯并進(jìn)行引腳分配如下：5、可預(yù)置計數(shù)器模塊6、樂譜碼ROM存儲7、液晶顯示模塊20048、二選一多路選擇器程序9、下載到開發(fā)板并完成驗證 通過下載到開發(fā)板進(jìn)行分析說明，驗證其功能的實現(xiàn)10、調(diào)試 本文設(shè)計的音樂播放器實現(xiàn)了整體復(fù)位、按鍵選擇播放方式、循環(huán)演奏以及發(fā)光管顯示樂譜的功能.數(shù)控分頻器模塊的仿真時一定要處理好時序問題,音調(diào)發(fā)生器的程序中通過時鐘計數(shù)來決定音符的輸出,會加大編程的繁雜度

11、,這時一個很好的解決辦法就是把將要演奏的樂譜存放在人為開辟的存儲空間里,這樣只需要在相應(yīng)地址中讀出音符即可.六、對設(shè)計的體會與感想 通過本次論文設(shè)計,讓我學(xué)會了利用Quartus2軟件繪制原理圖,硬件描述語言 VerilogHDL的編寫程序,仿真等具體應(yīng)用.并能根據(jù)仿真結(jié)果分析設(shè)計的存在的問題 和缺陷從而進(jìn)行程序的調(diào)試和完善.同時了解了數(shù)控分頻器的工作原理和功能作用,并會了利用LPM模塊制作ROM文件的方法,也更深一層地懂得了頂層文件通過例化語句與其他模塊結(jié)合的好處,對EDA實驗箱的操作也有了進(jìn)一步的了解,熟悉掌握了 EDA的文本編程設(shè)計方法和仿真波形的編輯. 在設(shè)計電路中,往往是先仿真后連接實物圖但有時候仿真和電路連接并不是完全一致的例如在對具體模塊的仿真的過程中往往沒有考慮到整體設(shè)計的層面以及與上下模塊接口的設(shè)計.再加上器件對信