VHDL數字秒表

1、數字秒表一 設計任務 設計用于體育比賽的數字秒表，要求： 1.計時精度大于1/1000秒，計時器能顯示1/1000秒的時間，提供給計時器內部定時器的時鐘頻率為10MHz；計時器的最長計時時間為1小時，為此需要一個7位的顯示器，顯示的最長時間為59分59.999秒。 2.設計復位和起/停開關。 （1）復位開關用來使計時器清零，并做好計時準備。 （2）起/停開關的使用方法與傳統(tǒng)的機械式計時器相同，即按一下起/停開關，啟動計時器開始計時，再按一下起/停開關時終止。 （3）復位開關可以在任何情況下使用，即使在計時過程中，只要按一下復位開關，計時器進程立即終止，并對計時器清零。二 方案選擇與設計 方案選

2、擇 利用VHDL語言進行數字秒表設計有多種方法?？梢岳迷Z句將各模塊聯(lián)系起來，也可以使用原理圖的方法實現此功能，考慮到此次設計中端口眾多，使用例化語句繁瑣易錯，因此采用了條理清晰的繪制原理圖的方法生成頂層文件，實現數字秒表功能。 根據上述設計要求，可以預先設計若干個不同進制的計數器單元模塊，然后將其進行例化組合來得到數字秒表系統(tǒng)。要滿足數字秒表的精度，首先要獲得精確的計時基準信號，這里的系統(tǒng)精度要求為0.001秒，因此必須設置周期為0.001秒的時鐘脈沖。0.001秒、0.01秒、0.1秒、秒、分等計時單位之間的進位轉換可以通過不同進制的計數器實現。 設置十進制計數器和六進制計數器，每

3、位計數器均能輸出相應計時單位計數結果，其中，十進制計數器可以實現0.01秒、0.1秒、秒、分為單位的計數，六進制計數器可以實現以10秒、10分為單位的計數。把各級計數器級聯(lián)，即可同時顯示0.001秒、0.01秒、0.1秒、秒、分鐘。 級聯(lián)可分為串行進位方式和并行進位方式。在串行進位方式中，以低位片的進位輸出信號作為高位片的時鐘輸入信號。在并行進位方式中，以低位片的進位輸出信號作為高位片的工作狀態(tài)信號（計數的使能信號EN），兩片的CLK端同時接計數輸入信號。 具體思路： 通過分頻器將10M晶振所提供的信號進行10000分頻，生成脈沖作為計時信號，經計數器累加計數實現數字秒表計數的功能。設計采用七

4、位LED數碼管顯示分、秒，需要5個10計數器和2個6計數器。使用按鍵開關可實現開始/結束計時操作以及復位清零操作。 設計 整個系統(tǒng)設計是采用自頂向下分析，自底向上設計。將數字秒表系統(tǒng)的整體分解為各個模塊電路。 1.頂層電路設計 在頂層設計中，要對內部分各功能塊的連接關系和對外的接口關系進行描述，而功能塊實際的邏輯功能和具體的實現形式則由下一層模塊來描述。 數字秒表原理圖頂層電路圖 根據數字秒表的原理圖來進行頂層文件的設計。此次設計中使用了總線，從而簡化了頂層電路圖的繪制。 2 時鐘分頻電路模塊 在基于EDA技術的數字電路系統(tǒng)設計中，分頻電路應用十分廣泛。常常用分頻電路來得到數字系統(tǒng)中各種不同頻

5、率的控制信號。所謂分頻電路，就是將一個給定的頻率較高的數字輸入信號經過適當處理后，產生一個或數個頻率較低的數字輸出信號。 本設計需要一個計時范圍為0.001s59分59.999秒的秒表，首先輸入一個頻率為10MHZ時鐘信號源，由CLK輸入，經其進行10000分頻后獲得一個比較精確的1000Hz計時脈沖，即周期為1/1000秒的計時脈沖，由CLR_CNT輸出。分頻器符號 3 十進制計數控制模塊 計數是一種最簡單基本的運算，計數器就是實現這種運算的邏輯電路，計數器在數字系統(tǒng)中主要是對脈沖的個數進行計數，以實現測量、計數和控制的功能，同時兼有分頻功能。 此次設計中為程序方便沒有將按鍵控制功能單獨設為

6、一個模塊，而是將其添加到了普通十進制計數器程序中，將兩者綜合生成十進制計數控制模塊。十進制計數控制模塊符號CLK為時鐘信號輸入端、RST為復位信號輸入端、 EN為使能控制信號輸入端、 DOUT3.0為十進制計數數據輸出端、 COUT為進位信號輸出端。 4 六進制計數控制模塊 六進制計數器與十進制計數器類似，同樣此處為程序方便沒有將按鍵控制功能單獨設為一個模塊，而是將其添加到了普通六進制計數器程序中，將兩者綜合生成六進制計數控制模塊。六進制計數控制模塊符號 CLK為時鐘信號輸入端、RST為復位信號輸入端、 EN為使能控制信號輸入端、 DOUT3.0為六進制計數數據輸出端、 COUT為進位信號輸出

7、端。三 軟件設計與仿真3.1時鐘分頻電路模塊 程序library ieee;use ieee.std_logic_1164.all;entity CLKGEN isport(clki:in std_logic; clko:out std_logic); end CLKGEN;architecture behav of CLKGEN issignal q:integer range 0 to 9999;begin process(clki,q)beginif clkievent and clki = 1 thenq=q+1;end if;if q = 1 thenclko = 0;elseclko 0);ELSIF CLKEVENT AND CLK = 1 THENIF EN = 1 THENIF Q0);END IF;ELSE Q := Q ;END IF;END IF;IF Q = 0101 THEN COUT = 0;ELSE COUT = 1;END IF;DOUT0);ELSIF CLKEVENT AND CLK = 1 THENIF EN = 1 THENIF Q0);END IF;ELSE Q :