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1、ASIC第一次作業(yè)1.如圖所示為基于傳輸門結(jié)構(gòu)的D觸發(fā)器，該D觸發(fā)器帶有異步高電平復(fù)位。54321根據(jù)上圖設(shè)計(jì)電路網(wǎng)表，網(wǎng)表文件見(jiàn)附件1，用HSPICE 仿真驗(yàn)證該D觸發(fā)器功能的正確性，得到波形如下圖所示。2. 根據(jù)題意，我們將兩個(gè)D觸發(fā)器級(jí)聯(lián)，從而可以滿足題目要求的負(fù)載。級(jí)聯(lián)后用HSPICE 仿真驗(yàn)證該D觸發(fā)器功能的正確性，網(wǎng)表見(jiàn)附件2，得到波形如下圖所示。建立時(shí)間和傳輸時(shí)間的仿真：一般減小寄存器數(shù)據(jù)到clock的時(shí)間不會(huì)使輸出立刻出錯(cuò)，但它會(huì)使輸出延時(shí)增大，所以寄存器的建立時(shí)間和保持時(shí)間定義成相對(duì)tcq 增大一個(gè)固定百分比時(shí)（一般為 5%），數(shù)據(jù)時(shí)鐘的時(shí)間差。我們對(duì)D輸入的信號(hào)進(jìn)行掃描，使

2、它逐漸接近始終信號(hào)CLK。從而在輸入端Q上可以看到會(huì)產(chǎn)生一系列不同的延時(shí)。仿真波形如下圖所示：從上圖中可以看出傳輸時(shí)間=15.901ns-15.05ns=0.85ns，從而使傳輸時(shí)間增大5%的時(shí)間對(duì)應(yīng)圖上所示的Q的綠色曲線，對(duì)應(yīng)于D輸入信號(hào)的藍(lán)色曲線，從而可以得出建立時(shí)間為=0.3ns。保持時(shí)間的仿真：保持時(shí)間定義為當(dāng)時(shí)鐘上升沿來(lái)之后D需穩(wěn)定一段時(shí)間才能使Q正確輸出，從而可以設(shè)計(jì)網(wǎng)表掃描D信號(hào)，仿真波形如圖所示，網(wǎng)表見(jiàn)附件3：從圖中可以得到保持時(shí)間為=0.2ns。3.由于建立時(shí)間與D觸發(fā)器的前半部分電路有關(guān)，即master部分，所以主要優(yōu)化master部分電路的晶體管尺寸。我我們適當(dāng)?shù)母淖兙w管尺寸，可得到下列波形，網(wǎng)表見(jiàn)附件4。優(yōu)化后建立時(shí)間為=0.25ns。4.當(dāng)Q端接負(fù)載的時(shí)候，傳輸延時(shí)

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