用FPGA實現(xiàn)密碼鎖設計

1、精選優(yōu)質文檔-傾情為你奉上基于FPGA的密碼鎖設計(開放實驗)課題名稱 ： 基于FPGA的密碼鎖設計實驗學院 ： 電子科學與工程學院指導老師 ： 王玉秀實驗同學 ： 袁慶學 號 ： B合作成員 ： 吳旺偉、朱斌一、計數(shù)指標11、整體功能要求12、系統(tǒng)結構要求13、電器指標14、設計條件1二、方案設計1三、單元電路設計21、控制器22、十轉二電路53、寄存器、比較器、暫存器74、密碼個數(shù)計數(shù)器95、15秒定時電路 96、2秒定時器 107、存儲器密碼產(chǎn)生及密碼電路 118、顯示指示燈顯示電路 129、輸入及輸出端口 13四、總電路圖及各部仿真141、電路總攬圖152、2秒定時器電路仿真 163、

2、15秒定時電路仿真164、十轉二電路仿真 16 5、密碼個數(shù)計數(shù)器仿真176、整體過程仿真17 （1）、進行真確的密碼輸入1、2、3、4時個端口電位 17（2）、錯誤密碼輸入2、1、3、4時關口電位輸出為 18（3）、輸入第一個密碼后等待時間超過15秒 18五、電路裝配及連接19六、系統(tǒng)效果檢驗 20 一、 技術指標1 整體功能要求密碼鎖又稱電子鎖，它的主要功能是：1）用數(shù)字鍵方式輸入開鎖密碼，輸入密碼正確時開鎖；2）如果輸入密碼有誤或輸入時間過長，則發(fā)出報警信號。2 系統(tǒng)結構要求密碼鎖的系統(tǒng)結構框圖如圖所示。其中數(shù)字鍵用于輸入密碼，密碼鎖用于判斷輸入密碼的正誤，也可以用于修改密碼。開鎖LED

3、1亮表示輸入正確并開鎖，報警LED2亮表示輸入有誤或輸入超時。3 電氣指標3.1 開鎖密碼為4位十進制數(shù)字，按“確認”鍵后，輸入的數(shù)字有效。3.2 輸入的4位數(shù)字與預設的密碼相同時開鎖，用LED1燈亮表示，閃亮2秒后自動熄滅。輸入的數(shù)字與預設的密碼相同時開鎖，用LED2燈亮表示，閃亮2秒后自動熄滅。3.3 密碼可以通過鍵盤設定或修改。3.4 輸入的數(shù)字間隔時間小于或第一15s。超過時限報警，同時電子鎖復位。3.5 具有手動，自動復位功能。3.64 設計條件4.1 電源條件：穩(wěn)壓電源+5v電源。4.2 用ASM圖進行系統(tǒng)設計。4.3 使用FPGA或CPLD進行設計二、 方案設計由題意可知，1、輸

4、入的密碼是十進行制數(shù)按鍵，而數(shù)字系統(tǒng)處理的是二進制數(shù)，因此，將十進制轉換為二進制。2、輸入的密碼數(shù)為4位。3、輸入兩密碼之間的時間長度小于15S。4、輸入的鍵有：密碼鍵、確認鍵、手動復位鍵。5、要有自動復位功能?？傮w框圖：三、單元電路設計1. 控制器 按照系統(tǒng)的行為過程寫出系統(tǒng)流程圖：根據(jù)系統(tǒng)流程圖繪制ASM(算法狀態(tài)機)圖。轉換的原則是：(1)、時序上有無問題，即在同一個狀態(tài)下，不能同做兩件事，如A計數(shù)器在同一個狀態(tài)下要清零，又要加1是不可能完成的。出現(xiàn)此類情況，可增加一個狀態(tài)。(2)、將文字說明改為簡單字母，方便列寫函數(shù)式。(3)、ASM圖是一個不斷完善地過程，進行不斷地更新和改變。據(jù)此，

5、得ASM圖。 T0=T3&(R=15)&(K2+!K2&2S)+T1&(R=15)&(K2+!K2&2S)T1=T0+T2& !(A=0)+T1& !(R=15)&K1T2=T2&(A=0)& !OK+T1& !(R=15)&K1T3=T2& !(A=0)&OK+T3&!K2& !2S2. 十轉二電路實現(xiàn)輸入的十進制數(shù)據(jù)轉化為與其對應的四位8421BCD碼，其中Q1、Q2、Q3、Q4分別為對應的從低到

6、高的二進制輸出。Q0=K11+K33+K55+K77+K99Q1=K00+K22+K33+K66+K77Q2=K44+K55+K66+K77Q3=K00+K88+K99K1=Q0+Q1+Q2+Q33. 寄存器、比較器、暫存器n 寄存器：74273 TTL 帶公共時鐘復位八D觸發(fā)器存儲ROM存儲器的內(nèi)容，比如存儲數(shù)據(jù)為1，則將1的8421BCD碼分別進行翻譯送入對應的D5、D6、D7、D8中進行存儲。當D1D4的輸入到來時與其共同輸入到比較器中進行比較。n 比較器：7485 TTL 四位數(shù)字比較器對A0A3與B0B3的內(nèi)容進行比較，如果A=B則AEBO值為1n 暫存器：74164 TTL 八位串

7、行入/并行輸出移位寄存器對每一次比較的結果進行存儲，當四次輸入的結果都為1時進行輸出，輸出的結果為R4. 密碼個數(shù)計數(shù)器74161 TTL 可予制四位二進制異步清除計數(shù)器對輸入的密碼數(shù)進行統(tǒng)計，計數(shù)從03共四次，當A0、A1都為1的時候正好計數(shù)到3，通過A0，A1控制ROM的輸出。5. 輸入時長大于15S的定時電路 n D觸發(fā)器對T1 &K1的狀態(tài)進行暫存，結果輸入到其后的74161計數(shù)器中n 74161 TTL 可予制四位二進制異步清除計數(shù)器在每一次T1&K1&CP處計數(shù)一次，因為此時T1&K1結果一定為1，則為每CP計數(shù)一次，CP周期為1S，當計數(shù)16次時正

8、好為16秒，計數(shù)器清零重新開始計數(shù)出現(xiàn)在兩種情況下：1) 計數(shù)滿16次，進位信號發(fā)出，導致計數(shù)器滿計數(shù)清零；2) T1&K1的結果不是1，則結束計數(shù)，計數(shù)器清零n 注意：因為要保證計數(shù)器在T0狀態(tài)時整個系統(tǒng)清零，則T0端經(jīng)非門接CLR清零。6. 2S定時器7. 存儲器地址產(chǎn)生與密碼存儲采用VHDL語言進行編輯定義端口A0、A1、M0、M1、M2、M3、M4。設置的初始密碼為：1234編輯程序顯示為：entity rom1 is port ( A0: in STD_LOGIC; A1: in STD_LOGIC; D0: out STD_LOGIC; D1: out STD_LOGIC;

9、 D2: out STD_LOGIC; D3: out STD_LOGIC );end rom1;architecture rom1_arch of rom1 issignal x:std_logic_vector(1 downto 0);signal y:std_logic_vector(3 downto 0); begin x<=A1&A0; with x select y<="0001"when"00", "0010"when"01", "0011"when"

10、10", "0100"when"11", "0000"when others; D0<=y(0); D1<=y(1); D2<=y(2); D3<=y(3);end rom1_arch;8. 顯示指示燈顯示電路OPEN=T3&R&!BALORT=T1&B+T3&!R+T2&B9. 輸入及輸出端口十個數(shù)據(jù)輸入端口、三個控制端口及CP信號與其對應的端口標號端口名稱端口作用對應標號端口名稱端口作用對應標號K00密碼數(shù)據(jù)輸入P1K77密碼數(shù)據(jù)輸入P41K11密碼數(shù)據(jù)輸入

11、P34K88密碼數(shù)據(jù)輸入P43K22密碼數(shù)據(jù)輸入P35K99密碼數(shù)據(jù)輸入P44K33密碼數(shù)據(jù)輸入P36K2返回T0狀態(tài)P46K44密碼數(shù)據(jù)輸入P37OK確定輸入P45K55密碼數(shù)據(jù)輸入P39CLR系統(tǒng)清零P47K66密碼數(shù)據(jù)輸入P40CP系統(tǒng)清零P9端口名稱端口作用對應標號端口名稱端口作用對應標號OPEN顯示開鎖P80ALORT顯示錯誤P81四、總電路圖及各部仿真1、電路總攬圖：2、2秒定時器電路仿真3、15秒定時電路仿真4、十轉二電路仿真5、密碼個數(shù)計數(shù)器仿真6、整體過程仿真 （1）、進行真確的密碼輸入1、2、3、4時個端口電位（2）、錯誤密碼輸入2、1、3、4時關口電位輸出為 （3）、輸入

12、第一個密碼后等待時間超過15秒 五、電路裝配及連接根據(jù)實驗要求及連接相關的知識對器件進行連接，電路器件由軟件燒入CPLD中，以L3表示LED1，以L4表示LED2。按鍵1、2、3、4分別表示按鍵表中的1、2、3、4數(shù)字按鍵；按鍵5為OK鍵，確認輸入；按鍵6為K2鍵；按鍵7為CLR鍵。選取時鐘為1HZ，同時將數(shù)字鍵5 、6、7、8.、9、0對應接口全部接地表示零輸入，限制密碼為1、2、3、4中的幾個數(shù)字。 六、系統(tǒng)效果檢驗1、依次輸入1234，每次輸入間隔為1秒，輸入完畢按OK確認輸入。此時LED1燈亮，亮燈時間為2秒，2秒后熄滅，顯示系統(tǒng)狀態(tài)開鎖。2、依次輸入2234，每次輸入間隔為1秒，輸入完畢按OK確認輸入。此時LED2燈亮，亮燈時間為2秒，表示系統(tǒng)狀態(tài)為報警。3、輸入1不再輸入其他