VLSI設(shè)計(jì)基礎(chǔ)12-6

1、VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 VLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)第第6章章 微處理器微處理器 （2012）VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （2）初始化初始化子過程子過程1條件條件1子過程子過程2條件條件2子過程子過程4子過程子過程5子過程子過程3子過程子過程6子過程子過程7子過程子過程8條件條件3條件條件5條件條件4條件條件6條件條件7條件條件8條件條件9條件條件13條件條件10條件條件11條件條件12條件條件15條件條件14開環(huán)系統(tǒng)開環(huán)系統(tǒng)條件條件 控制流控制流 數(shù)據(jù)流數(shù)據(jù)

2、流一般設(shè)計(jì)問題：一般設(shè)計(jì)問題：VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （3）初始化初始化過程控制模塊過程控制模塊數(shù)據(jù)控制數(shù)據(jù)控制數(shù)據(jù)流端口數(shù)據(jù)流端口閉環(huán)系統(tǒng) 控制流控制流 數(shù)據(jù)流數(shù)據(jù)流外控制流端口外控制流端口內(nèi)部控制流生成內(nèi)部控制流生成過程運(yùn)算模塊過程運(yùn)算模塊微處理器實(shí)現(xiàn)VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （4） 通常的微處理器由兩個(gè)空間（或稱為通道）和通訊連線組成。通常的微處理器由兩個(gè)空間（或稱為通道）和通訊連線組成。兩個(gè)空間是程序空間（又稱為控制通道）和數(shù)據(jù)空間（又稱為數(shù)兩個(gè)

3、空間是程序空間（又稱為控制通道）和數(shù)據(jù)空間（又稱為數(shù)據(jù)通道），通訊連線主要是指總線，這樣的分離式的結(jié)構(gòu)被稱為據(jù)通道），通訊連線主要是指總線，這樣的分離式的結(jié)構(gòu)被稱為哈佛結(jié)構(gòu)哈佛結(jié)構(gòu)。 程序空間主要包括：程序空間主要包括：控制器（控制器（Controller），程序計(jì)數(shù)器，程序計(jì)數(shù)器（PC）和堆棧（）和堆棧（Stack），或還包括程序），或還包括程序ROM。 數(shù)據(jù)空間主要包括：數(shù)據(jù)空間主要包括：算術(shù)邏輯單元（算術(shù)邏輯單元（ALU），累加器，累加器（ACC），移位器（），移位器（Shifter）和寄存器（）和寄存器（Register），或還包括），或還包括RAM。 總線有幾種形式：分離的程序總線和

4、數(shù)據(jù)總線（雙總線、三總線有幾種形式：分離的程序總線和數(shù)據(jù)總線（雙總線、三總線）和合并總線（程序、數(shù)據(jù)復(fù)用總線）。總線）和合并總線（程序、數(shù)據(jù)復(fù)用總線）。6.1 系統(tǒng)結(jié)構(gòu)概述系統(tǒng)結(jié)構(gòu)概述 .1 .1VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （5）.1 .1VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （6）6.2 微處理器單元設(shè)計(jì)微處理器單元設(shè)計(jì)控制器單元控制器單元 控制器是微處理器的主控單元，也是不同微處理器之間控制器是微處理器的主控單元，也是不同微處理器之間差異最大的單元。它的功能是根據(jù)指

5、令或直接給予微處理器差異最大的單元。它的功能是根據(jù)指令或直接給予微處理器的控制產(chǎn)生一系列的輸出信號(hào)，去控制相關(guān)邏輯單元進(jìn)行適的控制產(chǎn)生一系列的輸出信號(hào)，去控制相關(guān)邏輯單元進(jìn)行適當(dāng)?shù)牟僮骱瓦\(yùn)算。當(dāng)?shù)牟僮骱瓦\(yùn)算。 早期的控制器采用隨機(jī)邏輯實(shí)現(xiàn)，由于隨機(jī)邏輯采用了早期的控制器采用隨機(jī)邏輯實(shí)現(xiàn)，由于隨機(jī)邏輯采用了多種不同的基本邏輯單元，因此，在版圖設(shè)計(jì)中將花費(fèi)較長(zhǎng)多種不同的基本邏輯單元，因此，在版圖設(shè)計(jì)中將花費(fèi)較長(zhǎng)的設(shè)計(jì)周期，并且測(cè)試和修改困難。的設(shè)計(jì)周期，并且測(cè)試和修改困難。 現(xiàn)在多采用規(guī)則、重復(fù)的結(jié)構(gòu)化單元去取代隨機(jī)邏輯?，F(xiàn)在多采用規(guī)則、重復(fù)的結(jié)構(gòu)化單元去取代隨機(jī)邏輯。在現(xiàn)在的微處理器中，許多控制

6、器已采用在現(xiàn)在的微處理器中，許多控制器已采用PLA技術(shù)和微碼控技術(shù)和微碼控制器（制器（MicroCoded Controller）技術(shù)進(jìn)行設(shè)計(jì)。）技術(shù)進(jìn)行設(shè)計(jì)。 .2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （7） 微碼控制器的一個(gè)重要的特性是它可以具有非常微碼控制器的一個(gè)重要的特性是它可以具有非常寬的控制字輸出。寬的控制字輸出。 所謂微碼控制器實(shí)際上就是一塊所謂微碼控制器實(shí)際上就是一塊ROM和相應(yīng)的地和相應(yīng)的地址發(fā)生器的組合，址發(fā)生器的組合，它包含了全部的控制信息它包含了全部的控制信息。 .2 .26.2 微處理器單元設(shè)計(jì)微處理器單

7、元設(shè)計(jì)控制器單元控制器單元VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （8）.2 .26.2 微處理器單元設(shè)計(jì)微處理器單元設(shè)計(jì)控制器單元控制器單元VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （9）寄存器寄存器44寄存器寄存器7+7+寄存器寄存器4 4 PC指令地址指令地址程序程序ROMIR下一地址發(fā)生器下一地址發(fā)生器微微ROM寄存器（寄存器（4、7）ALU寄存器寄存器4.2 .2送數(shù)送數(shù)加加送數(shù)送數(shù)VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院

8、 （10）1. 信號(hào)結(jié)構(gòu)信號(hào)結(jié)構(gòu) ALU的核心是全加器，配合相應(yīng)的函數(shù)發(fā)生器即的核心是全加器，配合相應(yīng)的函數(shù)發(fā)生器即可進(jìn)行多種算術(shù)運(yùn)算和邏輯操作?？蛇M(jìn)行多種算術(shù)運(yùn)算和邏輯操作。 .2 .26.2 微處理器單元設(shè)計(jì)微處理器單元設(shè)計(jì)算術(shù)邏輯單元算術(shù)邏輯單元ALUVLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （11）2. 全加器全加器 1 iiiiCBAS iiiiiiBACBAC 1.2 .26.2 微處理器單元設(shè)計(jì)微處理器單元設(shè)計(jì)算術(shù)邏輯單元算術(shù)邏輯單元ALUVLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工

9、程學(xué)院 （12）1 iiiiCBAS iiiiiiBACBAC 1.2 .26.2 微處理器單元設(shè)計(jì)微處理器單元設(shè)計(jì)算術(shù)邏輯單元算術(shù)邏輯單元ALUVLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （13） 毫無疑問，全加器可以實(shí)現(xiàn)加法操作毫無疑問，全加器可以實(shí)現(xiàn)加法操作 。如果我們將。如果我們將Bi倒 相 后 輸 入 ， 那 么 ， 根 據(jù)倒 相 后 輸 入 ， 那 么 ， 根 據(jù) A 減減 B 等 于等 于 A 加加 B 的 補(bǔ) 碼 的 原 理 ，的 補(bǔ) 碼 的 原 理 ，即即 ，則：，則： 。 如果如果Ci-1等于等于0，全加器實(shí)現(xiàn)的是帶借位的

10、減法，如果，全加器實(shí)現(xiàn)的是帶借位的減法，如果Ci-1等于等于1，全加器實(shí)現(xiàn)的是普通的減法運(yùn)算全加器實(shí)現(xiàn)的是普通的減法運(yùn)算 。 1 iiiCBA1 BABA111 iiiiiiCBACBAiiBA 將前級(jí)進(jìn)位將前級(jí)進(jìn)位Ci-1看作是控制信號(hào)，我們將發(fā)現(xiàn)全加器在不同的控看作是控制信號(hào)，我們將發(fā)現(xiàn)全加器在不同的控制輸入下將表現(xiàn)出不同的邏輯操作功能。制輸入下將表現(xiàn)出不同的邏輯操作功能。 .2 .26.2 微處理器單元設(shè)計(jì)微處理器單元設(shè)計(jì)算術(shù)邏輯單元算術(shù)邏輯單元ALUVLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （14） 11111 iiiiiiiiii

11、iiiiiiiiiiiiiiCBABACBABACBABACBABACBAS當(dāng)當(dāng)Ci-1=0時(shí)：時(shí)：本位和本位和Si執(zhí)行的是異或操作執(zhí)行的是異或操作 。如果如果Ai為為0，則本位和執(zhí)行傳輸，則本位和執(zhí)行傳輸Bi的操作，的操作， 。如果如果Ai為為1，則本位和執(zhí)行信號(hào)，則本位和執(zhí)行信號(hào)Bi的倒相操作，的倒相操作， 。如果如果Bi輸入本身是一個(gè)邏輯函數(shù)，例如信號(hào)輸入本身是一個(gè)邏輯函數(shù)，例如信號(hào)Ei、Di的與邏輯，的與邏輯，或邏輯等，這時(shí)，本位和傳輸?shù)木褪窃撨壿嫼瘮?shù)的原函數(shù)或反或邏輯等，這時(shí)，本位和傳輸?shù)木褪窃撨壿嫼瘮?shù)的原函數(shù)或反函數(shù)。函數(shù)。iiiiBABAS iiBS iiBS .2 .26.2

12、微處理器單元設(shè)計(jì)微處理器單元設(shè)計(jì)算術(shù)邏輯單元算術(shù)邏輯單元ALUVLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （15）如果如果Ai和和Bi輸入是一對(duì)簡(jiǎn)單的邏輯函數(shù)，例如：輸入是一對(duì)簡(jiǎn)單的邏輯函數(shù)，例如： ，本位和執(zhí)行的邏輯操作是：，本位和執(zhí)行的邏輯操作是：如果如果 ，本位和執(zhí)行的邏輯操作是：，本位和執(zhí)行的邏輯操作是： i ii ii ii ii iD DB BD DE EA A， iiiiiiiiiiiiiiiiiiEDDDEDDDEDDEDDEBAS iiiiiDBDEA ， iiiiiiiiiiiiiiiiiiiiiiiiiEDEDDDEDD

13、EDDEDDEDDEDDEBAS )()(.2 .26.2 微處理器單元設(shè)計(jì)微處理器單元設(shè)計(jì)算術(shù)邏輯單元算術(shù)邏輯單元ALUVLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （16）又如，又如， 則本位和執(zhí)行的邏輯操作是：則本位和執(zhí)行的邏輯操作是：再如，再如， 則本位和執(zhí)行的邏輯操作是：則本位和執(zhí)行的邏輯操作是：iiiiiDBDEA ， iiiiiiiiiiiiiiiiiiiEDDEDDEDDEDDEDDEBAS iiiiiDBDEA ， iiiiiiiiiiiiiiiiiiEDDDEDDDEDDEDDEBAS 同樣的道理，當(dāng)同樣的道理，當(dāng)Ci-1=

14、1時(shí)，也能夠得到相應(yīng)的邏輯操作時(shí)，也能夠得到相應(yīng)的邏輯操作 .2 .26.2 微處理器單元設(shè)計(jì)微處理器單元設(shè)計(jì)算術(shù)邏輯單元算術(shù)邏輯單元ALUVLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （17）1111 iiiiiiiiiiiiiCBACBACBACBAS11 iiiiiiiiiiiiiCBACBAABAABAC1 iC1iC1iC1iCiAiA1iC1iC可以采用可以采用傳輸晶體傳輸晶體管邏輯實(shí)管邏輯實(shí)現(xiàn)全加器。現(xiàn)全加器。.2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （18）1111

15、 iiiiiiiiiiiiiCBACBACBACBAS11 iiiiiiiiiiiiiCBACBAABAABAC.2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （19） 在加法器邏輯類中，除了全加器，還有一種半加器在加法器邏輯類中，除了全加器，還有一種半加器（Half-adder）電路。所謂半加是指在輸入的加數(shù)中不）電路。所謂半加是指在輸入的加數(shù)中不考慮前級(jí)進(jìn)位輸入考慮前級(jí)進(jìn)位輸入Ci-1，加數(shù)只有，加數(shù)只有Ai和和Bi的情況，因此，的情況，因此，半加器的真值表是表半加器的真值表是表6.1前四行的狀態(tài)。半加器的邏輯前四行的狀態(tài)。半加器的

16、邏輯表達(dá)式是：表達(dá)式是：iiiBAS iiiBAC .2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （20）例：設(shè)計(jì)一個(gè)實(shí)現(xiàn)四種邏輯操作的電路，其中控制信號(hào)為例：設(shè)計(jì)一個(gè)實(shí)現(xiàn)四種邏輯操作的電路，其中控制信號(hào)為K1K0，邏，邏輯輸入為輯輸入為A、B，當(dāng)，當(dāng)K1K0=00時(shí)，實(shí)現(xiàn)時(shí)，實(shí)現(xiàn)A、B的與非操作；當(dāng)?shù)呐c非操作；當(dāng)K1K0=01時(shí)，實(shí)現(xiàn)時(shí)，實(shí)現(xiàn)A、B的或非操作；當(dāng)?shù)幕蚍遣僮?；?dāng)K1K0=10時(shí)，實(shí)現(xiàn)時(shí)，實(shí)現(xiàn)A、B的異或操作；的異或操作；當(dāng)當(dāng)K1K0=11時(shí)，實(shí)現(xiàn)時(shí)，實(shí)現(xiàn)A信號(hào)的倒相操作；信號(hào)的倒相操作；分析：從前面對(duì)全加器邏輯操作過程

17、的討論可以推知，要實(shí)現(xiàn)與非分析：從前面對(duì)全加器邏輯操作過程的討論可以推知，要實(shí)現(xiàn)與非操作，則半加器的操作，則半加器的 ，在半加器的本位和得到，在半加器的本位和得到 。為實(shí)現(xiàn)或非操作，要求。為實(shí)現(xiàn)或非操作，要求 ，在半加器的本，在半加器的本位和得到位和得到 。半加器的本位和本身就是異或邏輯，所以，。半加器的本位和本身就是異或邏輯，所以，只要只要 即可實(shí)現(xiàn)異或操作。對(duì)異或邏輯設(shè)定即可實(shí)現(xiàn)異或操作。對(duì)異或邏輯設(shè)定 就可以實(shí)現(xiàn)就可以實(shí)現(xiàn)A信號(hào)的倒相操作。信號(hào)的倒相操作。 BBBAAii ，BASi BBBAAii ，BASi BBAAii ，1 iiBAA，.2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-

18、6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （21）解：解：根據(jù)上面的分析以及題目的要求，可以得到如下的描述：根據(jù)上面的分析以及題目的要求，可以得到如下的描述：BA BA BA BA BABA AK1K0AiBiSi00B01B10AB11A1由上表經(jīng)過邏輯化簡(jiǎn)得到如下的兩個(gè)表達(dá)式：由上表經(jīng)過邏輯化簡(jiǎn)得到如下的兩個(gè)表達(dá)式： AKBAKKBAKKAi 1010101KKBBi .2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （22） AKBAKKBAKKAi 1010101KKBBi .2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)

19、計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （23） AKBAKKBAKKAi 1010101KKBBi .2 .2A Ai可以采用傳輸晶體管可以采用傳輸晶體管邏輯結(jié)構(gòu)嗎邏輯結(jié)構(gòu)嗎? ?VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （24） AKBAKKBAKKAi 1010101KKBBi 傳輸晶體管邏輯傳輸晶體管邏輯01110101K KK KK KB BB BK KK KB BB BA AK KB BA AA AK KB BA AA AK KK KA AK KB BA AK KB BA AK KK K100110

20、01用用4to1的的MUX怎樣設(shè)計(jì)怎樣設(shè)計(jì)?VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （25）3. 以全加器為核心構(gòu)造的以全加器為核心構(gòu)造的ALU .2 .26.2 微處理器單元設(shè)計(jì)微處理器單元設(shè)計(jì)算術(shù)邏輯單元算術(shù)邏輯單元ALUVLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （26）實(shí)現(xiàn)算術(shù)運(yùn)算的設(shè)計(jì)實(shí)現(xiàn)算術(shù)運(yùn)算的設(shè)計(jì) 定義全加器的被加數(shù)輸入端為定義全加器的被加數(shù)輸入端為X 端，加數(shù)的輸入端為端，加數(shù)的輸入端為Y 端，前級(jí)進(jìn)位輸入端為端，前級(jí)進(jìn)位輸入端為JIN ，本級(jí)進(jìn)位輸出端為，本級(jí)進(jìn)位輸出

21、端為JOUT ，全加器，全加器的本級(jí)和輸出端為的本級(jí)和輸出端為H 端。端。 在進(jìn)行算術(shù)運(yùn)算時(shí)，在進(jìn)行算術(shù)運(yùn)算時(shí)，X 端始終接數(shù)據(jù)端始終接數(shù)據(jù)A，Y 端根據(jù)功能端根據(jù)功能需要接不同的輸入，需要接不同的輸入，H 端則輸出算術(shù)運(yùn)算的結(jié)果端則輸出算術(shù)運(yùn)算的結(jié)果F。 .2 .26.2 微處理器單元設(shè)計(jì)微處理器單元設(shè)計(jì)算術(shù)邏輯單元算術(shù)邏輯單元ALUVLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （27） 傳送傳送A，并且本級(jí)進(jìn)位輸出等于，并且本級(jí)進(jìn)位輸出等于0。當(dāng)全加器的。當(dāng)全加器的Y=0，JIN =0（CIN =0）時(shí)，全加器的輸出）時(shí)，全加器的輸出H=X

22、，并且，并且JOUT =0，實(shí)現(xiàn)了要求，實(shí)現(xiàn)了要求F=A。 數(shù)據(jù)數(shù)據(jù)A遞增。設(shè)定遞增。設(shè)定Y=0，JIN =1（CIN =1），全加器的本級(jí)和），全加器的本級(jí)和H=X+1+0=X+1，實(shí)現(xiàn)了運(yùn)算，實(shí)現(xiàn)了運(yùn)算F=A+1。VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （28） 加法運(yùn)算加法運(yùn)算F=A+B。將。將Y端與數(shù)據(jù)端與數(shù)據(jù)B連接即連接即Y=B，JIN =0，H=X+Y+0=X+Y，完成加法，完成加法F=A+B功能。功能。 帶進(jìn)位的加法帶進(jìn)位的加法F=A+B+1。顯然，只要在加法運(yùn)算方式中將。顯然，只要在加法運(yùn)算方式中將JIN =1即可實(shí)現(xiàn)帶進(jìn)

23、位的加法運(yùn)算要求。即可實(shí)現(xiàn)帶進(jìn)位的加法運(yùn)算要求。.2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （29） 減法運(yùn)算減法運(yùn)算F=A-B和帶借位的減法運(yùn)算和帶借位的減法運(yùn)算F=A-B-1。因?yàn)闇p法是通。因?yàn)闇p法是通過被減數(shù)和減數(shù)的補(bǔ)碼相加實(shí)現(xiàn)，所以，過被減數(shù)和減數(shù)的補(bǔ)碼相加實(shí)現(xiàn)，所以， ，相應(yīng)，相應(yīng)的，帶借位的減法的，帶借位的減法 。這樣，為實(shí)現(xiàn)減法運(yùn)算，只。這樣，為實(shí)現(xiàn)減法運(yùn)算，只要設(shè)定要設(shè)定 ，JIN =1即可。而帶借位的減法與減法的不同之處即可。而帶借位的減法與減法的不同之處僅是僅是 JIN =0。1B BA AB BA AB BA

24、AB BA A1B BY Y.2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （30） 數(shù)據(jù)數(shù)據(jù)A遞減運(yùn)算。設(shè)定遞減運(yùn)算。設(shè)定Y=1，JIN =0，則全加器的本級(jí)和取的是，則全加器的本級(jí)和取的是A的非量，實(shí)現(xiàn)了的非量，實(shí)現(xiàn)了A的遞減的遞減F=A-1要求。要求。 在算術(shù)運(yùn)算中的設(shè)計(jì)實(shí)際上是對(duì)在算術(shù)運(yùn)算中的設(shè)計(jì)實(shí)際上是對(duì)Y和和JIN的設(shè)計(jì)，其中，的設(shè)計(jì)，其中，JIN由進(jìn)位輸入給出，由進(jìn)位輸入給出，Y則必須用邏輯結(jié)構(gòu)實(shí)現(xiàn)。則必須用邏輯結(jié)構(gòu)實(shí)現(xiàn)。 傳送數(shù)據(jù)傳送數(shù)據(jù)A并且進(jìn)位輸出并且進(jìn)位輸出COUT =1。設(shè)定。設(shè)定Y=1，JIN =1，則由這兩個(gè)

25、，則由這兩個(gè)值使值使JOUY =1，而，而H=A。實(shí)現(xiàn)了運(yùn)算要求。實(shí)現(xiàn)了運(yùn)算要求。.2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （31） Y 的取值由四種：的取值由四種：0，1，B 和和 。我們可以通過控制。我們可以通過控制碼碼S1 S0 和相應(yīng)的邏輯來產(chǎn)生這四個(gè)值。和相應(yīng)的邏輯來產(chǎn)生這四個(gè)值。 B.2 .26.2 微處理器單元設(shè)計(jì)微處理器單元設(shè)計(jì)算術(shù)邏輯單元算術(shù)邏輯單元ALUVLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （32）.2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南

26、大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （33）實(shí)現(xiàn)邏輯運(yùn)算的設(shè)計(jì)實(shí)現(xiàn)邏輯運(yùn)算的設(shè)計(jì) 在算術(shù)運(yùn)算邏輯的設(shè)計(jì)中對(duì)于不同的運(yùn)算要求，在算術(shù)運(yùn)算邏輯的設(shè)計(jì)中對(duì)于不同的運(yùn)算要求，我們采用的是對(duì)我們采用的是對(duì)Y 端的處理，利用函數(shù)發(fā)生電路端的處理，利用函數(shù)發(fā)生電路（盡管在這里它很簡(jiǎn)單）實(shí)現(xiàn)對(duì)（盡管在這里它很簡(jiǎn)單）實(shí)現(xiàn)對(duì)Y 端輸入信號(hào)的控端輸入信號(hào)的控制?？梢韵胂?，邏輯運(yùn)算的控制可以通過對(duì)全加器制?？梢韵胂?，邏輯運(yùn)算的控制可以通過對(duì)全加器的的X 端和端和JIN 的信號(hào)控制實(shí)現(xiàn)。的信號(hào)控制實(shí)現(xiàn)。.2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院

27、 （34） 由于邏輯運(yùn)算不需要考慮進(jìn)位位由于邏輯運(yùn)算不需要考慮進(jìn)位位JIN，應(yīng)將它設(shè)置，應(yīng)將它設(shè)置為為0，同時(shí)考慮在進(jìn)行算術(shù)運(yùn)算時(shí)它必須起作用，同時(shí)考慮在進(jìn)行算術(shù)運(yùn)算時(shí)它必須起作用，我們可以通過第三位控制碼我們可以通過第三位控制碼S2來對(duì)來對(duì)JIN 的輸入進(jìn)行控的輸入進(jìn)行控制，使制，使 ，當(dāng)，當(dāng)S2=0時(shí)，時(shí)， ，當(dāng)，當(dāng)S2=1時(shí)，時(shí)，JIN =0。IN2INCSJ ININCJ 在進(jìn)行邏輯運(yùn)算時(shí)，全加器的本位和輸出為在進(jìn)行邏輯運(yùn)算時(shí)，全加器的本位和輸出為YXJYXFIN .2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （35）按X端信

28、號(hào)歸類.2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （36）.2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （37）函數(shù)發(fā)生邏輯的表達(dá)式：函數(shù)發(fā)生邏輯的表達(dá)式： BSSSBSSSAX012012 BSBSY10 IN2INCSJ .2 .26.2 微處理器單元設(shè)計(jì)微處理器單元設(shè)計(jì)算術(shù)邏輯單元算術(shù)邏輯單元ALUVLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （38）.2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)

29、與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （39）.2 .26.2 微處理器單元設(shè)計(jì)微處理器單元設(shè)計(jì)算術(shù)邏輯單元算術(shù)邏輯單元ALUVLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （40）4. 函數(shù)發(fā)生邏輯電路函數(shù)發(fā)生邏輯電路 JIN 函數(shù)發(fā)生邏輯（與門）函數(shù)發(fā)生邏輯（與門） ININCSJ2022SCSJININ.2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （41）Y 函數(shù)發(fā)生邏輯（與函數(shù)發(fā)生邏輯（與-或門）或門） BSBSY10BSBSBSBSY1010組合邏輯門組合邏輯門傳輸邏輯（傳輸邏

30、輯（MUX）BSBSY10.2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （42）X 函數(shù)發(fā)生邏輯函數(shù)發(fā)生邏輯 BSSSBSSSAX012012 .2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （43）傳輸晶體管邏輯傳輸晶體管邏輯BSBSSSAAX11021 BSSSBSSSAX012012 改寫為：改寫為：.2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （44）對(duì)于對(duì)于BSBSSS1102補(bǔ)項(xiàng)：補(bǔ)項(xiàng)：0000202021

31、102SSSSSSBSBSSS.2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （45）組合邏輯門實(shí)現(xiàn)：組合邏輯門實(shí)現(xiàn)： BSSSBSSSAX012012 )(1102BSBSSSAX .2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （46） 采用傳輸晶體管邏輯可以使電路結(jié)構(gòu)非常簡(jiǎn)單，采用傳輸晶體管邏輯可以使電路結(jié)構(gòu)非常簡(jiǎn)單，但由于閾值電壓損耗和串聯(lián)電阻的作用，將對(duì)速度性但由于閾值電壓損耗和串聯(lián)電阻的作用，將對(duì)速度性能產(chǎn)生影響，因此在設(shè)計(jì)電路時(shí)要根據(jù)具體的性能要能產(chǎn)生影響，因此在設(shè)

32、計(jì)電路時(shí)要根據(jù)具體的性能要求選擇合適的結(jié)構(gòu)。求選擇合適的結(jié)構(gòu)。 .2 .26.2 微處理器單元設(shè)計(jì)微處理器單元設(shè)計(jì)算術(shù)邏輯單元算術(shù)邏輯單元ALUVLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （47） A3 A2 A1 A0 B3 B2 B1 B0 A3B0 A2B0 A1B0 A0B0 A3B1 A2B1 A1B1 A0B1 A3B2 A2B2 A1B2 A0B2 + A3B3 A2B3 A1B3 A0B3 P7 P6 P5 P4 P3 P2 P1 P0.2 .26.2 微處理器單元設(shè)計(jì)微處理器單元設(shè)計(jì)乘法器乘法器VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基

33、礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （48）.2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （49）.2 .26.2 微處理器單元設(shè)計(jì)微處理器單元設(shè)計(jì)移位器移位器VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （50）D0 D1 D2 D3 D4 D5 D6 D7B0 B1 B2 B3 B4 B5 B6 B7B1 B2 B3 B4 B5 B6 B7 B0B2 B3 B4 B5 B6 B7 B0 B1B3 B4 B5 B6 B7 B0 B1 B2B4 B5 B6

34、 B7 B0 B1 B2 B3B5 B6 B7 B0 B1 B2 B3 B4B6 B7 B0 B1 B2 B3 B4 B5B7 B0 B1 B2 B3 B4 B5 B6.2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （51）.2 .2VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （52）1. 準(zhǔn)靜態(tài)寄存器準(zhǔn)靜態(tài)寄存器 .2 .26.2 微處理器單元設(shè)計(jì)微處理器單元設(shè)計(jì)寄存器寄存器VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （53）用其他

35、邏輯門能夠?qū)崿F(xiàn)兩相時(shí)鐘嗎？例如與非門。用其他邏輯門能夠?qū)崿F(xiàn)兩相時(shí)鐘嗎？例如與非門。.2 .26.2 微處理器單元設(shè)計(jì)微處理器單元設(shè)計(jì)寄存器寄存器VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （54）2. 雙港口寄存器雙港口寄存器 .2 .26.2 微處理器單元設(shè)計(jì)微處理器單元設(shè)計(jì)寄存器寄存器差別差別? ?VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （55）.2 .26.2 微處理器單元設(shè)計(jì)微處理器單元設(shè)計(jì)寄存器寄存器開漏開漏VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東

36、南大學(xué)電子科學(xué)與工程學(xué)院 （56）靜態(tài)存儲(chǔ)單元雙港口寄存器靜態(tài)存儲(chǔ)單元雙港口寄存器 6.2 微處理器單元設(shè)計(jì)微處理器單元設(shè)計(jì)寄存器寄存器.2 .2為什么不用為什么不用MUX/DMUX?VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （57）3. 移位寄存器移位寄存器 .2 .26.2 微處理器單元設(shè)計(jì)微處理器單元設(shè)計(jì)寄存器寄存器VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6-6 東南大學(xué)電子科學(xué)與工程學(xué)院東南大學(xué)電子科學(xué)與工程學(xué)院 （58）可平行移位和上移的移位寄存器可平行移位和上移的移位寄存器 .2 .26.2 微處理器單元設(shè)計(jì)微處理器單元設(shè)計(jì)寄存器寄存器VLSIVLSI設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)-6