基于VerilogHDL語言的ISE設(shè)計(jì)流程

1、數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于基于Verilog HDL語言的語言的ISE設(shè)計(jì)流程設(shè)計(jì)流程 -啟動ISE13.2軟件點(diǎn)擊此處點(diǎn)擊此處方法方法1：在開始菜單下找到：在開始菜單下找到ISE的啟動圖標(biāo)的啟動圖標(biāo)方法方法2：在桌面上找到：在桌面上找到ISE圖標(biāo)，點(diǎn)擊該圖標(biāo)啟動圖標(biāo)，點(diǎn)擊該圖標(biāo)啟動ISE13.2軟件軟件數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-新建工程新建工程點(diǎn)擊點(diǎn)擊New Project數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-新建工程新建工程輸入工程名字：輸入工程名字：counter工程所在的目錄工程所在的目

2、錄點(diǎn)擊點(diǎn)擊“Next”按紐按紐數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-新建工程新建工程產(chǎn)品范圍產(chǎn)品范圍(product category)芯片的系列芯片的系列(Family)(Family)具體的芯片型號具體的芯片型號(Device)封裝類型（封裝類型（Package）速度信息（速度信息（speed）綜合工具（綜合工具（Synthesis Tool)仿真工具（仿真工具（Simulator）喜歡的語言（喜歡的語言（Verilog HDL/Verilog）點(diǎn)擊點(diǎn)擊“Next”按鈕按鈕數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-

3、創(chuàng)建一個新工程創(chuàng)建一個新工程點(diǎn)擊點(diǎn)擊“Finish”按鈕按鈕數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-創(chuàng)建一個新工程創(chuàng)建一個新工程工程名工程名器件名字器件名字生成了空的工程框架生成了空的工程框架數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于基于Verilog HDL語言的語言的ISE設(shè)計(jì)流程設(shè)計(jì)流程-創(chuàng)建一個新的設(shè)計(jì)文件選中器件名字，點(diǎn)擊鼠標(biāo)右鍵選中New Source數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程- -創(chuàng)建一個新的設(shè)計(jì)文件創(chuàng)建一個新的設(shè)計(jì)文件塊存儲器映像文件塊存儲器映像文件在線邏輯分析儀在線邏輯分析儀Chipscope定義

4、和連接文件定義和連接文件實(shí)現(xiàn)約束文件實(shí)現(xiàn)約束文件IP生成向?qū)上驅(qū)Т鎯ζ魑募鎯ζ魑募韴D文件原理圖文件用戶文檔文件用戶文檔文件Verilog模塊模板文件模塊模板文件Verilog測試平臺模板文件測試平臺模板文件Verilog HDL模塊模模塊模板文件板文件Verilog HDL庫模板庫模板文件文件Verilog HDL包模板包模板文件文件Verilog HDL測試平臺模板測試平臺模板文件文件片上系統(tǒng)設(shè)計(jì)向?qū)舷到y(tǒng)設(shè)計(jì)向?qū)?shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于基于Verilog HDL語言的語言的ISE設(shè)計(jì)流程設(shè)計(jì)流程-創(chuàng)建一個新的設(shè)計(jì)文件選擇Verilog HDL Module輸入”top

5、”作為Verilog HDL模塊的名字點(diǎn)擊點(diǎn)擊“Next”按鈕按鈕數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程- -創(chuàng)建一個新的設(shè)計(jì)文件創(chuàng)建一個新的設(shè)計(jì)文件點(diǎn)擊點(diǎn)擊“Next”按鈕按鈕數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程- -創(chuàng)建一個新的設(shè)計(jì)文件創(chuàng)建一個新的設(shè)計(jì)文件點(diǎn)擊點(diǎn)擊“Next”按鈕按鈕設(shè)計(jì)總結(jié)設(shè)計(jì)總結(jié)數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程- -創(chuàng)建一個新的設(shè)計(jì)文件創(chuàng)建一個新的設(shè)計(jì)文件生成的生成的top.v文件文件添加代碼到添加代碼到top.v文件中文件中數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技

6、術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程- -創(chuàng)建一個新的設(shè)計(jì)文件創(chuàng)建一個新的設(shè)計(jì)文件此處添加端口聲明語句此處添加端口聲明語句數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程- -創(chuàng)建一個新的設(shè)計(jì)文件創(chuàng)建一個新的設(shè)計(jì)文件4位16進(jìn)制計(jì)數(shù)器模塊下一步對該模塊進(jìn)行綜合產(chǎn)生計(jì)數(shù)器使能信號數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程- -對該設(shè)計(jì)文件進(jìn)行綜合對該設(shè)計(jì)文件進(jìn)行綜合 行為級綜合可以自動將系統(tǒng)直接從行為級描述綜行為級綜合可以自動將系統(tǒng)直接從行為級描述綜合為寄存器傳輸級描述。合為寄存器傳輸級描述。 行為級綜合的輸入為系統(tǒng)的

7、行為級描述，輸出為行為級綜合的輸入為系統(tǒng)的行為級描述，輸出為寄存器傳輸級描述的數(shù)據(jù)通路。寄存器傳輸級描述的數(shù)據(jù)通路。 行為級綜合工具可以讓設(shè)計(jì)者從更加接近系統(tǒng)概行為級綜合工具可以讓設(shè)計(jì)者從更加接近系統(tǒng)概念模型的角度來設(shè)計(jì)系統(tǒng)。同時，行為級綜合工具念模型的角度來設(shè)計(jì)系統(tǒng)。同時，行為級綜合工具能讓設(shè)計(jì)者對于最終設(shè)計(jì)電路的面積、性能、功耗能讓設(shè)計(jì)者對于最終設(shè)計(jì)電路的面積、性能、功耗以及可測性進(jìn)行很方便地優(yōu)化。以及可測性進(jìn)行很方便地優(yōu)化。 行為級綜合所需要完成的任務(wù)從廣義上來說可以行為級綜合所需要完成的任務(wù)從廣義上來說可以分為分配、調(diào)度以及綁定。分為分配、調(diào)度以及綁定。數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基

8、于Verilog HDL語言的ISE設(shè)計(jì)流程- -對該設(shè)計(jì)文件進(jìn)行綜合對該設(shè)計(jì)文件進(jìn)行綜合在在ISE的主界面的處理子窗口的主界面的處理子窗口的的synthesis的工具可以完成下的工具可以完成下面的任務(wù)：面的任務(wù)：查看RTL原理圖（View RTL schematic）查看技術(shù)原理圖（View Technology Schematic）檢查語法（Check Syntax）產(chǎn)生綜合后仿真模型（Generate Post-Synthesis Simulation Model）。選中該選項(xiàng)并將其展開選中該選項(xiàng)并將其展開數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程- -

9、對該設(shè)計(jì)文件進(jìn)行綜合對該設(shè)計(jì)文件進(jìn)行綜合選中top.v文件鼠標(biāo)雙擊該項(xiàng)控制臺界面中給出綜合過程的信息數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程- -對該設(shè)計(jì)文件進(jìn)行綜合對該設(shè)計(jì)文件進(jìn)行綜合 綜合工具在對設(shè)計(jì)的綜合過程中，主要綜合工具在對設(shè)計(jì)的綜合過程中，主要執(zhí)行以下三個步驟：執(zhí)行以下三個步驟：語法檢查過程，檢查設(shè)計(jì)文件語法是否有錯誤；語法檢查過程，檢查設(shè)計(jì)文件語法是否有錯誤；編譯過程，翻譯和優(yōu)化編譯過程，翻譯和優(yōu)化HDL代碼，將其轉(zhuǎn)換為綜合工具代碼，將其轉(zhuǎn)換為綜合工具可以識別的元件序列；可以識別的元件序列；映射過程，將這些可識別的元件序列轉(zhuǎn)換為可識別的目映射過

10、程，將這些可識別的元件序列轉(zhuǎn)換為可識別的目標(biāo)技術(shù)的基本元件；標(biāo)技術(shù)的基本元件；數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程- -查看綜合后的結(jié)果查看綜合后的結(jié)果 通過查看綜合后的結(jié)通過查看綜合后的結(jié)果果 ，你就會清楚地理解到底，你就會清楚地理解到底什么是綜合？綜合的本質(zhì)特什么是綜合？綜合的本質(zhì)特征。征。選中top.v文件選中選中View Technology Schematic選項(xiàng)，并雙擊該選項(xiàng)選項(xiàng)，并雙擊該選項(xiàng)數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程- -查看綜合后的結(jié)果查看綜合后的結(jié)果打開頂層模塊的原理圖點(diǎn)擊點(diǎn)擊“OK”按

11、鈕按鈕數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程- -查看綜合后的結(jié)果查看綜合后的結(jié)果頂層模塊圖，端口頂層模塊圖，端口鼠標(biāo)雙擊該區(qū)域，打開底層設(shè)計(jì)。數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程- -查看綜合后的結(jié)果查看綜合后的結(jié)果LUT查找表查找表D觸發(fā)器觸發(fā)器輸入緩沖區(qū)輸出緩沖區(qū)時鐘緩沖區(qū)數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-揭開揭開LUT的秘密的秘密0 0 00 0 10 1 00 1 1 1 0 0 1 0 11 1 01 1 1雙擊打開LUT2雙擊打開LUT3終于明白了FPGA的L

12、UT是怎么實(shí)現(xiàn)邏輯功能的數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-對該設(shè)計(jì)進(jìn)行行為仿真對該設(shè)計(jì)進(jìn)行行為仿真選中Simulation選項(xiàng)選中top.Verilog，點(diǎn)擊鼠標(biāo)右鍵選中New Source數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-對該設(shè)計(jì)進(jìn)行行為仿真對該設(shè)計(jì)進(jìn)行行為仿真選擇Verilog HDL Module輸入”test”作為Verilog HDL測試模塊的名字點(diǎn)擊點(diǎn)擊“Next”按鈕按鈕數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-對該設(shè)計(jì)進(jìn)行行為仿真對該設(shè)計(jì)進(jìn)行行為仿真點(diǎn)擊點(diǎn)

13、擊“Next”按鈕按鈕數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-對該設(shè)計(jì)進(jìn)行行為仿真對該設(shè)計(jì)進(jìn)行行為仿真點(diǎn)擊點(diǎn)擊“Finish”按鈕按鈕數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-對該設(shè)計(jì)進(jìn)行行為仿真對該設(shè)計(jì)進(jìn)行行為仿真剛才的設(shè)計(jì)文件生成的測試平臺test.v模板文件數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-對該設(shè)計(jì)進(jìn)行行為仿真對該設(shè)計(jì)進(jìn)行行為仿真刪除此段代碼刪除此段代碼數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-對該設(shè)計(jì)進(jìn)行行為仿真對該設(shè)計(jì)進(jìn)行行為仿真添

14、加此段代碼添加此段代碼用于生成用于生成rst測測試信號試信號數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-對該設(shè)計(jì)進(jìn)行行為仿真對該設(shè)計(jì)進(jìn)行行為仿真添加此段代碼添加此段代碼用于生成用于生成rst、clk測測試信號試信號數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-對該設(shè)計(jì)進(jìn)行行為仿真對該設(shè)計(jì)進(jìn)行行為仿真展開ISim Simulator雙擊Simulate Behavioral Model數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-對該設(shè)計(jì)進(jìn)行行為仿真對該設(shè)計(jì)進(jìn)行行為仿真仿真波形窗口添加en信號，點(diǎn)擊

15、“restart”按鈕數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-對該設(shè)計(jì)進(jìn)行行為仿真對該設(shè)計(jì)進(jìn)行行為仿真可以在控制臺窗口，輸入命令控制仿真的運(yùn)行輸入run 1ms, 控制仿真運(yùn)行時間到1ms 關(guān)閉整個仿真窗口,繼續(xù)下面的設(shè)計(jì)數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-添加實(shí)現(xiàn)約束文件添加實(shí)現(xiàn)約束文件選中Implementation選項(xiàng)選中top.Verilog，點(diǎn)擊鼠標(biāo)右鍵選中New Source數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-添加實(shí)現(xiàn)約束文件添加實(shí)現(xiàn)約束文件選擇實(shí)現(xiàn)約束文件輸入

16、”top”作為實(shí)現(xiàn)約束文件的名字點(diǎn)擊點(diǎn)擊“Next”按鈕按鈕數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-添加實(shí)現(xiàn)約束文件添加實(shí)現(xiàn)約束文件點(diǎn)擊點(diǎn)擊“Finish”按鈕按鈕數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-添加實(shí)現(xiàn)約束文件添加實(shí)現(xiàn)約束文件實(shí)現(xiàn)約束文件top.ucf已經(jīng)添加到設(shè)計(jì)中選擇top.Verilog選擇User Constraints,并展開該選項(xiàng)雙擊I/O Pin Planing(PlanAhead)-Post-Synthesis數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-添加實(shí)

17、現(xiàn)約束文件添加實(shí)現(xiàn)約束文件點(diǎn)擊點(diǎn)擊“Close”按鈕按鈕數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-添加實(shí)現(xiàn)約束文件添加實(shí)現(xiàn)約束文件數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-添加實(shí)現(xiàn)約束文件添加實(shí)現(xiàn)約束文件輸入對應(yīng)的FPGA的引腳選擇對應(yīng)引腳的電平LVCMOS33保存引腳約束,并退出該界面數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-實(shí)現(xiàn)設(shè)計(jì)實(shí)現(xiàn)設(shè)計(jì)選擇top.Verilog選擇Implement Design, 并用鼠標(biāo)雙擊該選項(xiàng)數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的

18、ISE設(shè)計(jì)流程-實(shí)現(xiàn)設(shè)計(jì)實(shí)現(xiàn)設(shè)計(jì)選擇Implement Design, 并展開第一步: 轉(zhuǎn)換“Translate”翻譯的主要作用是將綜合輸出的邏翻譯的主要作用是將綜合輸出的邏輯網(wǎng)表翻譯為輯網(wǎng)表翻譯為XilinxXilinx特定器件的底特定器件的底層結(jié)構(gòu)和硬件原語。層結(jié)構(gòu)和硬件原語。第二步: 映射“Map”映射的主要作用是將設(shè)計(jì)映射到具體型號的器件上。第三步: 布局和布線”Place & Route”布局布線的主要作用是調(diào)用Xilinx布局布線器，根據(jù)用戶約束和物理約束，對設(shè)計(jì)模塊進(jìn)行實(shí)際的布局，并根據(jù)設(shè)計(jì)連接，對布局后的模塊進(jìn)行布線，產(chǎn)生PLD配置文件。 選擇top.Verilog數(shù)字

19、系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-查看布局布線后結(jié)果查看布局布線后結(jié)果選擇Place & Route, 并展開選擇View/Edit Routed Design(FPGAEditor)數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-查看布局布線后結(jié)果查看布局布線后結(jié)果FPGA硅片布局硅片布局選擇放大按鈕,查看硅片細(xì)節(jié)數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-查看布局布線后結(jié)果查看布局布線后結(jié)果CLBSlice連線雙擊,展開Slice數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog

20、HDL語言的ISE設(shè)計(jì)流程-查看布局布線后結(jié)果查看布局布線后結(jié)果關(guān)閉關(guān)閉FPGA Editor界面界面數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-下載設(shè)計(jì)到下載設(shè)計(jì)到FPGA芯片芯片準(zhǔn)備工作:將HEP的USB-JTAG電纜分別和計(jì)算機(jī)USB接口及EXCD-1目標(biāo)板上的JTAG7針插口連接;計(jì)算機(jī)自動安裝JTAG驅(qū)動程序;給EXCD-1目標(biāo)板上電;數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-下載設(shè)計(jì)到下載設(shè)計(jì)到FPGA芯片芯片選擇top.Verilog選擇Configure Target Device,并展開選擇Manage C

21、onfiguration Project(iMPACT),并雙擊.數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-下載設(shè)計(jì)到下載設(shè)計(jì)到FPGA芯片芯片選擇Boundary Scan,(邊界掃描)鼠標(biāo)右擊該區(qū)域選擇Initialize Chain(初始化鏈)數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-下載設(shè)計(jì)到下載設(shè)計(jì)到FPGA芯片芯片Xcf04s-Xilinx的串行Flash芯片xc3s500e-Xilinx的FPGA芯片兩個芯片連接在JTAG鏈路上點(diǎn)擊點(diǎn)擊“Yes”按鈕按鈕數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL

22、語言的ISE設(shè)計(jì)流程-下載設(shè)計(jì)到下載設(shè)計(jì)到FPGA芯片芯片先不燒寫設(shè)計(jì)到PROM芯片中,所以選擇”Cancel”按鈕數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-下載設(shè)計(jì)到下載設(shè)計(jì)到FPGA芯片芯片找到設(shè)計(jì)工程所在的目錄找到要下載的比特流文件top.bit點(diǎn)擊打開按鈕點(diǎn)擊打開按鈕數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-下載設(shè)計(jì)到下載設(shè)計(jì)到FPGA芯片芯片Spartan-3E支持商用的并行Flash, 此處不需要使用它,所以選擇“No”按鈕數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-下載設(shè)計(jì)到

23、下載設(shè)計(jì)到FPGA芯片芯片下載屬性設(shè)置下載屬性設(shè)置,此處選擇默認(rèn)設(shè)置此處選擇默認(rèn)設(shè)置,然后點(diǎn)擊然后點(diǎn)擊“OK”按紐按紐數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-下載設(shè)計(jì)到下載設(shè)計(jì)到FPGA芯片芯片xc3s500e,已經(jīng)分配了下載文件top.bit鼠標(biāo)右健點(diǎn)擊芯片圖標(biāo),出現(xiàn)下面的菜單點(diǎn)擊“Program”選項(xiàng)，開始對FPGA進(jìn)行編程數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-下載設(shè)計(jì)到下載設(shè)計(jì)到FPGA芯片芯片點(diǎn)擊“OK”按鈕數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-下載設(shè)計(jì)到下載設(shè)計(jì)到FP

24、GA芯片芯片出現(xiàn)編程進(jìn)度條編程完成后，出現(xiàn)下面界面數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-生成生成PROM文件并下載到文件并下載到PROM點(diǎn)擊Create PROM File數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-生成生成PROM文件并下載到文件并下載到PROM選擇Xilinx Flash/PROM選項(xiàng)點(diǎn)擊該按鈕，進(jìn)入下一步數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-生成生成PROM文件并下載到文件并下載到PROM下拉框中選擇xcf04s數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog

25、 HDL語言的ISE設(shè)計(jì)流程-生成生成PROM文件并下載到文件并下載到PROM選擇Add Storage DeviceXCF04S被添加點(diǎn)擊該按鈕，進(jìn)入下一步數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-生成生成PROM文件并下載到文件并下載到PROM點(diǎn)擊點(diǎn)擊“瀏覽瀏覽”按鈕，按鈕，定位要轉(zhuǎn)換的比特流定位要轉(zhuǎn)換的比特流數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-生成生成PROM文件并下載到文件并下載到PROM定位到設(shè)計(jì)工程所在的目錄定位到設(shè)計(jì)工程所在的目錄輸入名字“counter_burn”點(diǎn)擊“OK”按鈕數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA

26、技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-生成生成PROM文件并下載到文件并下載到PROM點(diǎn)擊“OK”按鈕數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-生成生成PROM文件并下載到文件并下載到PROM選擇選擇top.bit文件文件點(diǎn)擊“打開”按鈕數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-生成生成PROM文件并下載到文件并下載到PROM點(diǎn)擊“No”按鈕，不添加其它需要轉(zhuǎn)換的比特流文件點(diǎn)擊“OK”按鈕數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-生成生成PROM文件并下載到文件并下載到

27、PROM在主菜單下，選擇Operations-Generate File關(guān)閉該界面數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-生成生成PROM文件并下載到文件并下載到PROM 下面將生成的下面將生成的PROM文件燒到文件燒到PROM芯片芯片中。中。選擇Boundary Scan準(zhǔn)備分配PROM文件給XCF04S數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-生成生成PROM文件并下載到文件并下載到PROM鼠標(biāo)右鍵點(diǎn)擊芯片圖標(biāo)選擇Assign New ConfigurationFile數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog

28、 HDL語言的ISE設(shè)計(jì)流程-生成生成PROM文件并下載到文件并下載到PROM選擇選擇counter_burn.mcs文件文件點(diǎn)擊“打開”按鈕數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-生成生成PROM文件并下載到文件并下載到PROM鼠標(biāo)右健點(diǎn)擊芯片圖標(biāo),出現(xiàn)下面的菜單點(diǎn)擊“Program”選項(xiàng)，開始對FPGA進(jìn)行編程數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-生成生成PROM文件并下載到文件并下載到PROM出現(xiàn)編程進(jìn)度條編程完成后，出現(xiàn)下面界面數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)基于Verilog HDL語言的ISE設(shè)計(jì)流程-生成

29、生成PROM文件并下載到文件并下載到PROM關(guān)閉電源重新上電，程序從PROM自動引導(dǎo)到FPGA芯片中。 關(guān)閉配置界面，不保存任何信息。關(guān)閉配置界面，不保存任何信息。（一定不要保存（一定不要保存任何信息）任何信息）數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)ChipScope ProChipScope Pro的組成的組成IBA Core(Integrated Bus Analyzer Core):用于觀察總線上的信號。根據(jù)所跟用于觀察總線上的信號。根據(jù)所跟蹤的不同總線結(jié)構(gòu)，該內(nèi)核可分為蹤的不同總線結(jié)構(gòu)，該內(nèi)核可分為IBA/OPB Core和和IBA/PLB Core模塊。這模塊。這兩個模塊通常用于對兩個模塊通

30、常用于對Xilinx Virtex-II Pro器器件中的件中的PowerPC 405嵌入式系統(tǒng)內(nèi)核及嵌入式系統(tǒng)內(nèi)核及MicroBlaze 32位嵌入式處理器的總線進(jìn)行位嵌入式處理器的總線進(jìn)行跟蹤和測試。跟蹤和測試。數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)片內(nèi)邏輯分析儀使用流程片內(nèi)邏輯分析儀使用流程數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)片內(nèi)邏輯分析儀中的幾個概念片內(nèi)邏輯分析儀中的幾個概念觸發(fā)器：引發(fā)數(shù)據(jù)記錄的條件觸發(fā)器：引發(fā)數(shù)據(jù)記錄的條件(邏輯表達(dá)式邏輯表達(dá)式)觸發(fā)器序列：一組存在先后順序的條件，只有觸發(fā)器序列：一組存在先后順序的條件，只有依次滿足這些條件后，才會引發(fā)數(shù)據(jù)記錄依次滿足這些條件后，才會引發(fā)數(shù)據(jù)記錄

31、觸發(fā)器端口：觸發(fā)器中的變量觸發(fā)器端口：觸發(fā)器中的變量匹配單元：觸發(fā)器中的邏輯比較單元匹配單元：觸發(fā)器中的邏輯比較單元觸發(fā)計(jì)數(shù)器：對同一觸發(fā)條件進(jìn)行計(jì)數(shù)的計(jì)數(shù)觸發(fā)計(jì)數(shù)器：對同一觸發(fā)條件進(jìn)行計(jì)數(shù)的計(jì)數(shù)器器數(shù)據(jù)寬度：每次采樣的信號個數(shù)數(shù)據(jù)寬度：每次采樣的信號個數(shù)數(shù)據(jù)深度：總的可以采樣的次數(shù)，即數(shù)據(jù)寬度數(shù)據(jù)深度：總的可以采樣的次數(shù)，即數(shù)據(jù)寬度與窗口個數(shù)的乘積與窗口個數(shù)的乘積觸發(fā)位置：觸發(fā)點(diǎn)在所記錄的數(shù)據(jù)中的位置觸發(fā)位置：觸發(fā)點(diǎn)在所記錄的數(shù)據(jù)中的位置(用用于觀察觸發(fā)點(diǎn)前的數(shù)據(jù)于觀察觸發(fā)點(diǎn)前的數(shù)據(jù))數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)邏輯分析核的插入邏輯分析核的插入兩種方式：兩種方式：在源代碼中插入：比較繁瑣，本課程不作介紹在源代碼中插入：比較繁瑣，本課程不作介紹在網(wǎng)表文件中插入：相對簡單在網(wǎng)表文件中插入：相對簡單利用利用Core Inserter選擇網(wǎng)表文件以及器件類型選擇網(wǎng)表文件以及器件類型數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)ICONICON參數(shù)設(shè)置參數(shù)設(shè)置注意：除非全局時鐘資源非常緊張的情況下，才選擇禁止插入BUFG，因?yàn)椴捎闷胀ú季€資源，會在JTAG時鐘線上產(chǎn)生較大的布線延時偏移，破壞待分析信號之間的時序關(guān)系。數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)觸發(fā)器參數(shù)的定制觸發(fā)器參數(shù)的定制數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù)捕捉參數(shù)設(shè)置捕捉參數(shù)設(shè)置數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)