第三章數(shù)字電子系統(tǒng)的設(shè)計

1、第三章第三章 數(shù)字電路子系統(tǒng)的設(shè)計數(shù)字電路子系統(tǒng)的設(shè)計o3.1 數(shù)字系統(tǒng)概述o3.2 采用可編程邏輯器件的數(shù)字系統(tǒng)設(shè)計3.1 3.1 數(shù)字系統(tǒng)概述數(shù)字系統(tǒng)概述 定義：定義：數(shù)字電路系統(tǒng)數(shù)字電路系統(tǒng)簡稱數(shù)字系統(tǒng)。含有控制電路簡稱數(shù)字系統(tǒng)。含有控制電路（或稱控制器）和受控電路（或稱數(shù)據(jù)處理器）（或稱控制器）和受控電路（或稱數(shù)據(jù)處理器）的數(shù)字電路成為數(shù)字系統(tǒng)。的數(shù)字電路成為數(shù)字系統(tǒng)。 數(shù)字系統(tǒng)分類：數(shù)字系統(tǒng)分類： 1 1）同步數(shù)字系統(tǒng)）同步數(shù)字系統(tǒng) 2 2）異步數(shù)字系統(tǒng)）異步數(shù)字系統(tǒng)( (競爭與冒險競爭與冒險) ) 數(shù)字系統(tǒng)和數(shù)字器件數(shù)字系統(tǒng)和數(shù)字器件數(shù)字電子系統(tǒng)：簡稱為數(shù)字系統(tǒng)。是可以完成某種（或

2、多種）特定的、功能不單一的一種電子系統(tǒng)。數(shù)字器件：即數(shù)字IC芯片。是構(gòu)成數(shù)字系統(tǒng)的基本部件，是數(shù)字系統(tǒng)的“元素”或“細胞”。數(shù)字系統(tǒng)與數(shù)字器件的主要區(qū)別數(shù)字系統(tǒng)與數(shù)字器件的主要區(qū)別數(shù)字系統(tǒng)一般應(yīng)包含某種控制器及受控單元，且功能不單一。例如： 一個大規(guī)模集成的數(shù)字存儲器，一般被認為是一個數(shù)字器件而非一個數(shù)字系統(tǒng)。而一個數(shù)字電子鐘，芯片集成度并不一定很高，但它卻是一個數(shù)字系統(tǒng)。不僅包含有受控單元（如計數(shù)器），也有控制器（如分頻控制電路、校時、預(yù)置電路等）。 n聲音處理系統(tǒng)數(shù)字器件數(shù)字器件單片機控制的數(shù)字系統(tǒng)單片機控制的數(shù)字系統(tǒng)數(shù)字系統(tǒng)模型數(shù)字系統(tǒng)模型數(shù)字系統(tǒng)模型如圖：數(shù)字系統(tǒng)模型如圖：CPU數(shù)字系

3、統(tǒng)模型數(shù)字系統(tǒng)模型各種信號要注意與系統(tǒng)時鐘同步各種信號要注意與系統(tǒng)時鐘同步所有的輸入輸出信號分為兩種：所有的輸入輸出信號分為兩種：1 1）與控制器有）與控制器有關(guān)的信號；關(guān)的信號；2 2）與受控器有關(guān)的信號）與受控器有關(guān)的信號（1 1）控制器（控制電路）控制器（控制電路）：由記錄當(dāng)前邏輯狀：由記錄當(dāng)前邏輯狀態(tài)的時序電路和進行邏輯運算的組合電路組成。態(tài)的時序電路和進行邏輯運算的組合電路組成。（2 2）受控器（數(shù)字處理器）受控器（數(shù)字處理器）：由一些組合電路：由一些組合電路和時序電路組成。和時序電路組成。數(shù)字系統(tǒng)設(shè)計特點數(shù)字系統(tǒng)設(shè)計特點 邏輯設(shè)計為主，電參數(shù)設(shè)計為輔。邏輯設(shè)計為主，電參數(shù)設(shè)計為輔。

4、 狀態(tài)量少，信號傳輸通道多。狀態(tài)量少，信號傳輸通道多。子系統(tǒng)的設(shè)計與器件的發(fā)展密切相關(guān)子系統(tǒng)的設(shè)計與器件的發(fā)展密切相關(guān)。數(shù)字集成電路（器件）數(shù)字集成電路（器件）數(shù)字電路數(shù)字電路：對數(shù)字信號進行對數(shù)字信號進行算術(shù)算術(shù)運算和運算和邏輯邏輯運算的電路。運算的電路。數(shù)字集成電路數(shù)字集成電路：在一塊在一塊半導(dǎo)體半導(dǎo)體基片上，把眾多的數(shù)字電路基本單元制基片上，把眾多的數(shù)字電路基本單元制作在一起形成的數(shù)字電路作在一起形成的數(shù)字電路 。數(shù)字集成電路按集成度分數(shù)字集成電路按集成度分 每塊包含基本元件數(shù)小小規(guī)模集成電路規(guī)模集成電路SSICSSIC， 10 10 100 100個；個；中中規(guī)模集成電路規(guī)模集成電路M

5、SICMSIC， 100 100 1000 1000個；個；大大規(guī)模集成電路規(guī)模集成電路LSICLSIC， 1000 1000 10000 10000個；個；超大超大規(guī)模集成電路規(guī)模集成電路VLSICVLSIC， 1000010000個以上。個以上。 數(shù)字集成器件的分類數(shù)字集成器件的分類按邏輯功能的特點分類：按邏輯功能的特點分類：（1 1）通用型：）通用型：具有很強的通用性，邏輯功能較簡單，且具有很強的通用性，邏輯功能較簡單，且固定不變。固定不變。（2 2）專用型：）專用型：即專用集成電路即專用集成電路ASICASIC（Application Application Specific Inte

6、grated CircuitSpecific Integrated Circuit），為某種專門用途而），為某種專門用途而設(shè)計的集成電路。設(shè)計的集成電路。數(shù)字系統(tǒng)發(fā)展與數(shù)字系統(tǒng)發(fā)展與數(shù)字器件數(shù)字器件和和集成技術(shù)集成技術(shù)的發(fā)展息息相關(guān)。的發(fā)展息息相關(guān)。摩爾定律（Moores law）：每18個月，芯片集成度提高1倍，功耗下降一半。集成芯片（集成芯片（ICIC）最具有代表性的最具有代表性的ICIC芯片：芯片：n微控制芯片（MCU，Micro Control Unit）n可編程邏輯器件（PLD，Programmable Logic Device） n數(shù)字信號處理器（DSP，Digital Signa

7、l Processor）n大規(guī)模存儲芯片（RAM/ROM，Random Access Memory/Read Only Memory）n光電集成芯片（OEIC，Optical Electronic IC）這些器件構(gòu)成了現(xiàn)代數(shù)字系統(tǒng)的基石這些器件構(gòu)成了現(xiàn)代數(shù)字系統(tǒng)的基石, ,數(shù)字電路設(shè)計方法向數(shù)字電路設(shè)計方法向軟軟件化件化和和自動化自動化方向發(fā)展。方向發(fā)展。虛擬儀器數(shù)字系統(tǒng)設(shè)計步驟數(shù)字系統(tǒng)設(shè)計步驟 數(shù)字系統(tǒng)設(shè)計步驟數(shù)字系統(tǒng)設(shè)計步驟1 1）分析確定系統(tǒng)功能）分析確定系統(tǒng)功能 明確系統(tǒng)的任務(wù)，達到的技術(shù)性能、精度指標(biāo)、輸入明確系統(tǒng)的任務(wù)，達到的技術(shù)性能、精度指標(biāo)、輸入輸出關(guān)系、應(yīng)用環(huán)境等等輸出關(guān)系、

8、應(yīng)用環(huán)境等等2 2）確定系統(tǒng)方案）確定系統(tǒng)方案 關(guān)鍵邏輯電路，指標(biāo)驗證關(guān)鍵邏輯電路，指標(biāo)驗證 (報告形式報告形式)3 3）設(shè)計系統(tǒng)框圖）設(shè)計系統(tǒng)框圖 先總體后部分先總體后部分數(shù)字系統(tǒng)設(shè)計步驟數(shù)字系統(tǒng)設(shè)計步驟 4 4）邏輯功能劃分）邏輯功能劃分分為信息處理和控制電路兩部分分為信息處理和控制電路兩部分5 5）信息處理電路的設(shè)計）信息處理電路的設(shè)計根據(jù)信息處理電路的功能將其分為若干功能模塊，根據(jù)信息處理電路的功能將其分為若干功能模塊，畫出框圖。畫出框圖。6 6）控制電路設(shè)計）控制電路設(shè)計 常用控制電路：常用控制電路：移位型控制器、計數(shù)型控制器、移位型控制器、計數(shù)型控制器、微處微處理器理器數(shù)字系統(tǒng)設(shè)計

9、步驟數(shù)字系統(tǒng)設(shè)計步驟7 7）系統(tǒng)電路的綜合與優(yōu)化（具體設(shè)計）系統(tǒng)電路的綜合與優(yōu)化（具體設(shè)計） 注意問題：注意問題： 以信息流通路徑為主線和電路簡化以信息流通路徑為主線和電路簡化 器件間或電路間的電平配合器件間或電路間的電平配合 空閑端處理空閑端處理 輸入端上、下拉電阻的影響輸入端上、下拉電阻的影響CMOSCMOS門的并聯(lián)應(yīng)用（增強驅(qū)動）門的并聯(lián)應(yīng)用（增強驅(qū)動）數(shù)字系統(tǒng)設(shè)計步驟數(shù)字系統(tǒng)設(shè)計步驟 8 8）系統(tǒng)性能測試）系統(tǒng)性能測試 系統(tǒng)故障診斷與排除系統(tǒng)故障診斷與排除( (調(diào)試調(diào)試) ) 系統(tǒng)功能測試系統(tǒng)功能測試 系統(tǒng)性能指標(biāo)測試系統(tǒng)性能指標(biāo)測試 9 9）撰寫設(shè)計文件）撰寫設(shè)計文件 系統(tǒng)詳盡的軟硬

10、件資料系統(tǒng)詳盡的軟硬件資料 器件清單器件清單 效能與性能測試結(jié)果效能與性能測試結(jié)果 使用說明書等使用說明書等傳統(tǒng)傳統(tǒng)數(shù)字系統(tǒng)的設(shè)計數(shù)字系統(tǒng)的設(shè)計n基于電路板采用固定功能器件（通用型器件），通過設(shè)計電路板來實現(xiàn)系統(tǒng)功能寫出真值表或狀態(tài)表寫出真值表或狀態(tài)表推出邏輯表達式推出邏輯表達式化簡化簡邏輯電路圖邏輯電路圖用小規(guī)模邏輯器件來實現(xiàn)用小規(guī)模邏輯器件來實現(xiàn)采用自下而上（Bottom Up）的設(shè)計方法采用通用型邏輯器件堆積方式在系統(tǒng)硬件設(shè)計的后期進行仿真和調(diào)試 主要設(shè)計文件是電路原理圖 現(xiàn)代現(xiàn)代數(shù)字系統(tǒng)的設(shè)計數(shù)字系統(tǒng)的設(shè)計基于芯片PLD，利用EDA開發(fā)工具，通過芯片設(shè)計來實現(xiàn)系統(tǒng)功能。計算機計算機+E

11、DA軟件軟件空白空白PLD+ 數(shù)字系統(tǒng)數(shù)字系統(tǒng)通常采用自上而下（Top Down）的設(shè)計方法采用可編程邏輯器件 在系統(tǒng)硬件設(shè)計的早期進行仿真主要設(shè)計文件是用硬件描述語言編寫的源程序降低了硬件電路設(shè)計難度自行定義器件內(nèi)部的邏輯和引腳寫出真值表或狀態(tài)表 EDA開發(fā)工具自動進行邏輯綜合 模擬仿真編程下載到PLD中數(shù)字系統(tǒng)的兩種設(shè)計方法比較數(shù)字系統(tǒng)的兩種設(shè)計方法比較特特 點點傳統(tǒng)方法傳統(tǒng)方法現(xiàn)代方法現(xiàn)代方法采用器件通用型器件通用型器件PLDPLD設(shè)計對象電路板電路板芯片芯片設(shè)計方法自下而上自下而上自上而下自上而下仿真時期系統(tǒng)硬件設(shè)計后期系統(tǒng)硬件設(shè)計后期系統(tǒng)硬件設(shè)計早期系統(tǒng)硬件設(shè)計早期主要設(shè)計文件電路原

12、理圖電路原理圖HDLHDL語言編寫的程序語言編寫的程序數(shù)字系統(tǒng)的設(shè)計（總結(jié)）1.1.自上而下的設(shè)計（自上而下的設(shè)計（Top DownTop Down）占據(jù)主導(dǎo)地位 輔助的設(shè)計手段 功能模塊劃分子模塊設(shè)計系統(tǒng)級設(shè)計系統(tǒng)級設(shè)計功能級描述功能級描述功能仿真功能仿真門級描述門級描述時序仿真時序仿真若仿真未通若仿真未通過，則需修過，則需修改設(shè)計！改設(shè)計！2.2.自下而上的設(shè)計（自下而上的設(shè)計（Bottom UpBottom Up）設(shè)計基本單元設(shè)計基本單元構(gòu)成子模塊構(gòu)成子模塊子系統(tǒng)子系統(tǒng)系統(tǒng)系統(tǒng)抗干擾抗干擾 干擾源及其對系統(tǒng)的耦合方式 (1) 近場電磁感應(yīng)干擾 (2) 遠場電磁輻射干擾 (3) 供電線路饋

13、入的干擾 (4) 數(shù)字集成電路內(nèi)部尖峰電流的干擾(5) 信號在場傳輸線上因阻抗不匹配引起反射而造成的干擾 (6) 公共供電所引起的干擾形成干擾的基本要素形成干擾的基本要素（1）干擾源，指產(chǎn)生干擾的元件、設(shè)備或信號，用數(shù)學(xué)語言描述如下：du/dt， di/dt大的地方就是干擾源。如：雷電、繼電器、可控硅、電機、高頻時鐘等都可能成為干擾源。 （2）傳播路徑，指干擾從干擾源傳播到敏感器件的通路或媒介。典型的干擾傳播路徑是通過導(dǎo)線的傳導(dǎo)和空間的輻射。 （3）敏感器件，指容易被干擾的對象。如：A/D、D/A變換器，單片機，數(shù)字IC，弱信號放大器等。 抗干擾設(shè)計的基本原則是：抑制干擾源，切斷干擾傳播路徑，

14、提高敏感器件的抗干擾性能 抑制干擾源抑制干擾源 （1）繼電器線圈增加續(xù)流二極管，增加二極管后繼電器在單位時間內(nèi)可動作更多的次數(shù)。 （2）在繼電器接點兩端并接火花抑制電路（一般是RC串聯(lián)電路，電阻一般選幾K到幾十K，電容選0.01uF），減小電火花影響。 （3）電路板上每個IC要并接一個0.01F0.1F高頻電容。注意高頻電容的布線，連線應(yīng)靠近電源端并盡量粗短，否則，等于增大了電容的等效串聯(lián)電阻，會影響濾波效果。 （4）布線時避免90度折線，減少高頻噪聲發(fā)射。 （5）可控硅兩端并接RC抑制電路，減小可控硅產(chǎn)生的噪聲。 切斷干擾傳播路徑切斷干擾傳播路徑 （1）充分考慮電源對控制器的影響。比如，可以

15、利用磁珠和電容組成形濾波電路。 （2）注意晶振布線。晶振與單片機引腳盡量靠近，用地線把時鐘區(qū)隔離起來，晶振外殼接地并固定。 （3）電路板合理分區(qū)，如強、弱信號，數(shù)字、模擬信號。盡可能把干擾源（如電機，繼電器）與敏感元件（如單片機）遠離。 （4）用地線把數(shù)字區(qū)與模擬區(qū)隔離，數(shù)字地與模擬地要分離，最后在一點接于電源地。 （5）單片機和大功率器件的地線要單獨接地，以減小相互干擾。大功率器件盡可能放在電路板邊緣。 提高敏感器件的抗干擾性能提高敏感器件的抗干擾性能 （1）布線時盡量減少回路環(huán)的面積，以降低感應(yīng)噪聲。 （2）布線時，電源線和地線要盡量粗，除減小壓降外，更重要的是降低耦合噪聲。 （3）對于單

16、片機閑置的I/O口，不要懸空，要接地或接電源。其它IC的閑置端在不改變系統(tǒng)邏輯的情況下接地或接電源。 （4）對單片機使用電源監(jiān)控及看門狗電路。 （5）在速度能滿足要求的前提下，盡量降低單片機的晶振和選用低速數(shù)字電路。 （6）IC器件盡量直接焊在電路板上，少用IC座。常用抗干擾措施常用抗干擾措施(1) 開關(guān)去抖抗干擾措施 (2) 利用LC低通濾波器抑制電源竄入干擾 (3) 電磁屏蔽 (4) 改善直流電源質(zhì)量抗干擾措施抗干擾措施 (5)(5) 妥善地處理好接地妥善地處理好接地 (6) (6) 抑制器件的尖峰電流抑制器件的尖峰電流 (7) (7) 盡量采用盡量采用CMOSCMOS器件器件 (8) (

17、8) 采用新型低功耗元器件采用新型低功耗元器件3.2 3.2 可編程邏輯器件的數(shù)字系統(tǒng)設(shè)計方法可編程邏輯器件的數(shù)字系統(tǒng)設(shè)計方法 數(shù)字系統(tǒng)的設(shè)計過程數(shù)字系統(tǒng)的設(shè)計過程：系統(tǒng)級設(shè)計、電路：系統(tǒng)級設(shè)計、電路級設(shè)計、級設(shè)計、芯片級設(shè)計芯片級設(shè)計、電路板級設(shè)計。、電路板級設(shè)計。 數(shù)字系統(tǒng)設(shè)計基本方法：數(shù)字系統(tǒng)設(shè)計基本方法：自底向下設(shè)計自底向下設(shè)計法、自頂向下設(shè)計法、模塊設(shè)計法等。法、自頂向下設(shè)計法、模塊設(shè)計法等。頂頂是系統(tǒng)的功能，是系統(tǒng)的功能，向下向下表示將系統(tǒng)分割表示將系統(tǒng)分割成若干功能模塊。成若干功能模塊。PLDPLD按集成度分類按集成度分類ALTERAALTERA 產(chǎn)品：產(chǎn)品：MAX3000/70

18、00MAX3000/7000、FELX6K/10KFELX6K/10K、APEX2APEX2、CycloneCyclone、StratixStratix等，開發(fā)工具等，開發(fā)工具MAX+PLUS IIMAX+PLUS II。XILINXXILINX FPGA FPGA的發(fā)明者，產(chǎn)品：的發(fā)明者，產(chǎn)品：XC9500/4000XC9500/4000、SpartanSpartan、VertexVertex等系等系列，開發(fā)軟件為列，開發(fā)軟件為ISEISE。全球。全球PLD/FPGAPLD/FPGA產(chǎn)品產(chǎn)品60%60%以上是由以上是由AlteraAltera和和XilinxXilinx提供的。提供的。Lat

19、tice Lattice LatticeLattice是是ISPISP（In-System ProgrammabilityIn-System Programmability）技術(shù)的發(fā)明）技術(shù)的發(fā)明者。者。ACTEL ACTEL 反熔絲（一次性燒寫）反熔絲（一次性燒寫）PLDPLD的領(lǐng)導(dǎo)者。由于反熔絲的領(lǐng)導(dǎo)者。由于反熔絲PLDPLD抗輻射、抗輻射、耐高低溫、功耗低、速度快，所以在軍品和宇航級上有較大優(yōu)勢。耐高低溫、功耗低、速度快，所以在軍品和宇航級上有較大優(yōu)勢。ATMEL ATMEL 中小規(guī)模中小規(guī)模PLDPLD，有與，有與AlteraAltera和和XilinxXilinx兼容的芯片，多用在低

20、端兼容的芯片，多用在低端產(chǎn)品上。產(chǎn)品上。 PLDPLD的發(fā)展及現(xiàn)狀的發(fā)展及現(xiàn)狀在系統(tǒng)編程技術(shù)在系統(tǒng)編程技術(shù)ISPISPIn System ProgramIn System Program PLD的設(shè)計步驟設(shè)計輸入設(shè)計處理下載編程功能仿真時序仿真在線測試設(shè)計輸入設(shè)計輸入原理圖輸入原理圖輸入使用元件符號和連線等描述直觀，設(shè)計大規(guī)模的數(shù)字系統(tǒng)時則顯得繁瑣HDLHDL語言輸入語言輸入邏輯描述功能強成為國際標(biāo)準(zhǔn)，便于移植波形輸入波形輸入根據(jù)系統(tǒng)信號的波形，得出產(chǎn)生這些波形的電路。 原理圖與原理圖與HDLHDL的聯(lián)系與高級語言與匯編語言的關(guān)系的聯(lián)系與高級語言與匯編語言的關(guān)系類似類似。設(shè)計處理設(shè)計處理優(yōu)化和

21、綜合優(yōu)化和綜合優(yōu)化：簡化邏輯，去除冗余項，減少設(shè)計所耗的資源綜合：將模塊化設(shè)計的多個文件合為一個網(wǎng)表映射映射把設(shè)計分為適合器件內(nèi)部邏輯資源的邏輯塊布局與布線布局與布線將分割的邏輯塊放到器件內(nèi)部邏輯資源的具體位置，并利用布線資源完成各功能塊之間的連接生成編程文件生成編程文件生成器件編程使用的數(shù)據(jù)文件模擬仿真模擬仿真功能仿真功能仿真不考慮信號傳輸和器件的延時，信號的邏輯關(guān)系。時序仿真時序仿真考慮信號傳輸和器件的延時，得到信號的真實時序邏輯關(guān)系（波形）。在線驗證在線驗證使器件在線運行，測試結(jié)果是否正確。典型典型PLDPLD電路板電路板組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計o數(shù)字系統(tǒng)的基本電路分為數(shù)字系

22、統(tǒng)的基本電路分為：組合邏輯電路和時序邏輯電路。o組合邏輯電路的特點：組合邏輯電路的特點：任意時刻的輸出只取決于該時刻的輸入、與電路原來的狀態(tài)無關(guān)。o常用的組合邏輯電路有：常用的組合邏輯電路有：譯碼器、編碼器、數(shù)據(jù)選擇器、加法器、減法器、比較器組合邏輯電路的特點組合邏輯電路的特點當(dāng)某一時刻同時有一個以上的信號發(fā)生變化時容易產(chǎn)生毛刺組合邏輯電路的設(shè)計 用用VHDLVHDL設(shè)計組合邏輯電路設(shè)計組合邏輯電路 1 1）8 8線線-3-3線優(yōu)先編碼器線優(yōu)先編碼器組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計用用VHDLVHDL進行設(shè)計的源文件進行設(shè)計的源文件： LIBRARY IEEELIBRARY IEEE； U

23、SE IEEE STD_LOGIC_1164.ALL;USE IEEE STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY coder8_3 IS ENTITY coder8_3 IS PORT(A: PORT(A: IN STD_LOGIC_VECTOR(7DOWNTO 0);IN STD_LOGIC_VECTOR(7DOWNTO 0); E

24、N: EN:IN STD_LOGIC;IN STD_LOGIC; Y: Y: OUT STD_LOGIC_VECTOR(2 DOWNTO 0)OUT STD_LOGIC_VECTOR(2 DOWNTO 0) ); );END coder8_3;END coder8_3; ARCHITECTURE behave OF coder8_3 IS ARCHITECTURE behave OF coder8_3 IS組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計 BEGIN PROCESS(EN, A) BEGIN IF EN=1 THEN Y=“111”; ELSE A=“11111111” THEN Y=“1

25、11”; ELSE A(7)=0 THEN Y= “000”; ELSE A(6)=0 THEN Y= “001”; ELSE A(5)=0 THEN Y= “010”; ELSE A(4)=0 THEN Y= “011”; ELSE A(3)=0 THEN Y= “100”; ELSE A(2)=0 THEN Y= “101”; ELSE A(1)=0 THEN Y= “110”; ELSE A(0)=0 THEN Y=“111”; END IF; END PROCESS; END behave;組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計2) BCD/2) BCD/七段顯示譯碼器七段顯示譯碼器 L

26、IBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY BCD7 IS PORT( BCD: IN STD_LOGIC_VECTOR(3 DOWNTO 0); EN: IN STD_LOGIC; LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0) END BCD7; ARCHITECTURE behave OF BCD7 IS SIGNAL SEL:STD_LOGIC_VECTOR(4 DOWNTO 0);abcdefg組合邏輯電路的設(shè)計 BEGIN BEGIN SEL(4)=BCD(3); SEL(4)=BCD(3); SEL

27、(3)=BCD(2); SEL(3)=BCD(2); SEL(2)=BCD(1); SEL(2)=BCD(1); SEL(1)=BCD(0); SEL(1)=BCD(0); SEL(0)=EN; SEL(0)=“1111110” WHEN ”00000”, LED=“1111110” WHEN ”00000”, “0110000” WHEN ”00010”, “0110000” WHEN ”00010”, “1101101” WHEN ”00100”, “1101101” WHEN ”00100”, “1111001” WHEN ”00110”, “1111001” WHEN ”00110”,

28、 “0110011” WHEN ”01000”, “0110011” WHEN ”01000”, “1011011” WHEN ”01010”, “1011011” WHEN ”01010”, “1011111” WHEN ”01100”, “1011111” WHEN ”01100”, “1110000” WHEN ”01110”, “1110000” WHEN ”01110”, “1111111” WHEN ”10000”, “1111111” WHEN ”10000”, “1111011” WHEN ”10010”, “1111011” WHEN ”10010”, “0000000” W

29、HEN OTHERS, “0000000” WHEN OTHERS, END behave; END behave; 實例（實例（245）library IEEE;library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity sn245 isentity sn245

30、 is Port ( Port ( adata adata: in std_logic_vector(7 downto 0);: in std_logic_vector(7 downto 0);oeoe: in std_logic;: in std_logic;ydataydata: out std_logic_vector(7 downto 0): out std_logic_vector(7 downto 0) ););end sn245;end sn245;architecture Behavioral of sn245 isarchitecture Behavioral of sn24

31、5 isbeginbegin ydata = adata ydata Z); else (others = Z);end Behavioral;end Behavioral;時序邏輯電路設(shè)計時序邏輯電路設(shè)計特點：特點：電路任一時刻的輸出信號不僅取決于電路任一時刻的輸出信號不僅取決于當(dāng)時的輸入信號，還取決于電路原來的當(dāng)時的輸入信號，還取決于電路原來的狀態(tài)，即電路有存儲記憶功能。狀態(tài)，即電路有存儲記憶功能。一般是由一般是由CLKCLK觸發(fā)的電路。觸發(fā)的電路。觸發(fā)器觸發(fā)器(1)(1) process(clk,clr,set)process(clk,clr,set)beginbeginif (clr=

32、0) thenif (clr=0) thenq=0;q=0;nq=1;nq=1;elsif (set=0) thenelsif (set=0) thenq=0;q=0;nq=1;nq=1;elsif clk event and clk=1 thenelsif clk event and clk=1 thenq=d;q=d;nq=not d;nq=not d;end if;end if;end process;end process;觸發(fā)器觸發(fā)器(2)(2)process(clk)process(clk)beginbeginif clk event and clk=1 thenif clk ev

33、ent and clk=1 thenif (clr=0) thenif (clr=0) thenq=0;q=0;nq=1;nq=1;elseelseq=d;q=d;nq=not d;nq=not d;end if;end if;end if;end if;end process;end process;注：同步和異步主要根據(jù)時鐘來區(qū)分。注：同步和異步主要根據(jù)時鐘來區(qū)分。計數(shù)器計數(shù)器process(clkprocess(clk，rd,ld,ep)rd,ld,ep)beginbeginif (rd=0) thenif (rd=0) thenq=“0000”;q=“0000”;elsif clk e

34、vent and clk=1 thenelsif clk event and clk=1 thenif (ld=0) thenif (ld=0) thenq=d;q=d;elsif (ep=1) thenelsif (ep=1) thenq=q+1;q=q+1;end if;end if;end if;end if;end process;end process;分頻器分頻器process(clkprocess(clk，clr)clr)beginbeginif (clr=0) thenif (clr=0) thenq=“00000000”;q=“00000000”;elsif clk even

35、t and clk=1 thenelsif clk event and clk=1 thenif (q=X) thenif (q=X) thenq=“00000000”;q=“00000000”;elseelseq=q+1;q=q+1;end if;end if;end if;end if;end process;end process;消抖消抖（軟件去干擾）（軟件去干擾）p: process(f_glrn, bstart, fosc)p: process(f_glrn, bstart, fosc)beginbeginif f_glrn=0 thenif f_glrn=0 thenf_star

36、t=1;f_start=1;start_count=0000;start_count=0000;elsif fosc event and fosc=1 thenelsif fosc event and fosc=1 thenif bstart=0 and start_count(3)=0 and f_start=1 thenif bstart=0 and start_count(3)=0 and f_start=1 thenstart_count=start_count+1;start_count=start_count+1;elsif bstart=0 and start_count(3)=

37、1 and f_start=1 thenelsif bstart=0 and start_count(3)=1 and f_start=1 thenf_start=0;f_start=0;start_count=0000;start_count=0000;elsif bstart=1 and start_count(3)=0 and f_start=0 thenelsif bstart=1 and start_count(3)=0 and f_start=0 thenstart_count=start_count+1;start_count=start_count+1;elsif bstart=1 and start_count(3)=1 and f_start=0 thenelsif bstart=1 and start_count(3)=1 and f_start=0 thenf_start=1;f_start=1;start_count=0000;start_count=0000;elseelsestart_co