復(fù)習(xí)-觸發(fā)器及時序電路ppt課件

1、1 1、掌握、掌握 RS RS、JKJK、D D、T T 、T T， 觸發(fā)器的邏輯功能及描畫觸發(fā)器的邏輯功能及描畫方法。特征方程、功能表、形狀轉(zhuǎn)換圖、波形圖。方法。特征方程、功能表、形狀轉(zhuǎn)換圖、波形圖。2 2、掌握觸發(fā)器的動作特征。、掌握觸發(fā)器的動作特征。第五章第五章 鎖存器和觸發(fā)器鎖存器和觸發(fā)器對JK觸發(fā)器而言，欲實現(xiàn)n1nQQ那么其鼓勵方程為_ A、JK1 B、J1，K0 C、J0，K1 D、JK0對于J-K觸發(fā)器，假設(shè)J=K，那么可完成_觸發(fā)器的邏輯功能。AR-S； BD； CT； DJ-K將D觸發(fā)器改呵斥T觸發(fā)器，圖1所示電路中的虛線框內(nèi)應(yīng)是A. 或非門 B. 與非門 C. 異或門 D

2、. 同或門 Q500nQ1nnQQX將一個D觸發(fā)器的 輸出銜接至D輸入端，經(jīng)過50個時鐘脈沖后，其形狀將會變?yōu)?那么該觸發(fā)器初始形狀 =_。A、0B、1C、高阻 D、無法推斷 的電路是_可實現(xiàn)并串轉(zhuǎn)換的器件是_A、觸發(fā)器 B、鎖存器C、計數(shù)器D、移位存放器以下電路中，能實現(xiàn) 根本RS鎖存器， ，當(dāng)R和S堅持輸入均為1時，Q和 的形狀分別為_ 1nnQSRQQ1nnQAQAB假設(shè)用JK觸發(fā)器來實現(xiàn)特性方程為，那么J和K端的方程為_。要使JK觸發(fā)器在時鐘作用下的次態(tài)與現(xiàn)態(tài)相反，JK端取值應(yīng)為 。AJK=00 B. JK=01 C. JK=10 D. JK=11 以下電路中，只需 輸出Q的頻率不是C

3、P的1/2。1CPCPQQQQABC11K1JC11K1J1.1DC11DC1CPCPQQQQCD根據(jù)電路和相應(yīng)的輸入波形，畫出Q1、Q2的波形，Q1、Q2的初始值均為0 JKQQCPSDDQQCPSDRD“1”Q1Q2JCPRDRD根據(jù)以下電路和輸入波形(Q1和Q2的初始形狀均為1) 5、掌握用、掌握用MSI器件如器件如74HC161設(shè)計設(shè)計N進(jìn)制計數(shù)器方法進(jìn)制計數(shù)器方法4、掌握計數(shù)器、掌握計數(shù)器74LVC161、74LVC163、移位存放、移位存放74HC194的邏輯功能及其運用。的邏輯功能及其運用。3、掌握同步時序電路的設(shè)計方法、掌握同步時序電路的設(shè)計方法2、掌握同步時序邏輯電路的分析方

4、法。、掌握同步時序邏輯電路的分析方法。1、掌握時序邏輯電路的邏輯功能的描畫方法：邏輯函數(shù)方程式、形、掌握時序邏輯電路的邏輯功能的描畫方法：邏輯函數(shù)方程式、形狀表、形狀圖、時序圖。狀表、形狀圖、時序圖。第六章第六章 時序邏輯電路時序邏輯電路為了保證計數(shù)的最大值可達(dá)100，那么最少需求 個觸發(fā)器 假設(shè)同步4位二進(jìn)制減法計數(shù)器的輸出的借位端邏輯方程為3210B=Q Q Q Q那么B的反復(fù)周期和正脈沖的寬度分別為 和 個CP周期 以下關(guān)于時序電路自啟動的描畫，哪一個是正確的_A非任務(wù)形狀能自動循環(huán) B非任務(wù)形狀在CP作用下自動進(jìn)入有效循環(huán)C啟動電路時不會進(jìn)入非任務(wù)形狀 D不存在非任務(wù)形狀 采用雙向移位

5、存放器不能實現(xiàn)的功能是_。A、加2 B、乘2C、除2 D、串并轉(zhuǎn)換同步時序電路和異步時序電路比較，其差別在于后者_(dá)。A、沒有觸發(fā)器B、沒有一致的時鐘脈沖控制C、沒有穩(wěn)定形狀D、輸出只與內(nèi)部形狀有關(guān)某電視機程度-垂直掃描發(fā)生器需求一個分頻器將31500HZ的脈沖轉(zhuǎn)換為60HZ的脈沖，欲構(gòu)成此分頻器至少需求_個觸發(fā)器。A、31500 B、525C、60D、10對于采集溫度范圍為0100，能區(qū)分0.1變化的運用要求，應(yīng)選擇 bit的ADC；如采樣溫度為25，對應(yīng)的數(shù)字量為 2。邏輯電路如下圖，試畫出邏輯電路如下圖，試畫出Q0Q0、Q1Q1、Q2Q2的波形。設(shè)各觸發(fā)器初態(tài)為的波形。設(shè)各觸發(fā)器初態(tài)為0

6、0。 1J 1K C1 Q0 1J 1K C1 Q1 1J 1K C1 Q2 = 1 1 1 CP FF0 FF1 FF2 CP 采用采用JK觸發(fā)器設(shè)計一同步時序電路實現(xiàn)如下所示形狀圖，觸發(fā)器設(shè)計一同步時序電路實現(xiàn)如下所示形狀圖，并檢查電路的自啟動性能。并檢查電路的自啟動性能。001001Q1Q0用JK觸發(fā)器和邏輯門設(shè)計一個同步可控2位二進(jìn)制加法計數(shù)器，當(dāng)控制信號A為0時，電路形狀堅持不變，當(dāng)A為1時，電路在時鐘脈沖作用下進(jìn)展加1計數(shù)，要求計數(shù)器有一個輸出Y，產(chǎn)生進(jìn)位時Y為1，其他情況下Y為0。 用移位存放器用移位存放器74194和邏輯門組成的電路如下圖。設(shè)和邏輯門組成的電路如下圖。設(shè)7419

7、4的初始形狀的初始形狀Q3Q2Q1Q0=0001，試畫出各輸出端，試畫出各輸出端Q3、Q2、Q1、Q0和和L的波形。的波形。 S0 Q3 Q2 Q1 Q0 DSR S1 CP DSL D3 D2 D1 D0 CR 74194 1 1 CP 0 =1 & & 1 1 L CP 1 2 3 4 5 6 7 8 任務(wù)方式：低位向高位挪動任務(wù)方式：低位向高位挪動DSR= Q1+ Q2123123()LQ QQQQ Q初始形狀初始形狀Q3Q2Q1Q0=0001，Q3Q2Q1Q0=0001， DSR0Q3Q2Q1Q0=0010， DSR1Q3Q2Q1Q0=0101， DSR1Q3Q2Q1Q

8、0=1011， DSR1分析電路的任務(wù)原理，闡明其計數(shù)過程及其計數(shù)的模 假設(shè)輸出P的初始形狀為0，先接通按鍵K1之后再斷開K1，輸出P的形狀會如何變化？假設(shè)輸出P的初始形狀為1，先接通按鍵K1之后再斷開K1；K1接通的時間長短會如何影響P的形狀變化 CP的頻率為1Hz；假設(shè)按鍵K1無抖動； 1、掌握半導(dǎo)體存儲器的字、位、存儲容量、地址、掌握半導(dǎo)體存儲器的字、位、存儲容量、地址、等根本概念。等根本概念。2、掌握、掌握RAM、ROM的典型運用與擴展。的典型運用與擴展。存儲器、可編程邏輯器件及存儲器、可編程邏輯器件及VerilogHDL 3、掌握與或陣列，查找表的根本原理、掌握與或陣列，查找表的根本

9、原理4、掌握簡單、掌握簡單VerilogHDL代碼的編寫和分析。代碼的編寫和分析。采用單管動態(tài)存儲單元的RAM，其讀出過程是 的，讀出時需求 電路配合任務(wù)。A、破壞性，刷新 B、隨機性，掃描 C、復(fù)合性，擴展 D、可反復(fù)性，充放電U盤中運用的存儲器屬于 。A、RAM B、PROM C、E2PROM D、EPROMDRAM與SRAM的差別在于_,一塊ROM芯片有16個地址輸入端，16個數(shù)據(jù)端，該ROM芯片的最大容量是_。426236629626由ROM實現(xiàn)兩個3位二進(jìn)制數(shù)相乘，所需容量為_A、 B、 C、 D、以下哪種PLD可以實現(xiàn)時序電路_。A、GALB、PALC、PLAD、EPROM FPG

10、A中每個小邏輯單元是利用查找表技術(shù)來實現(xiàn)組合邏輯的。當(dāng)需實現(xiàn)4輸入2輸出的組合電路所需占用的SRAM配置容量至少為_bit。RAM動態(tài)MOS存儲單元需求_操作以免存儲的信息喪失。A.恢復(fù)刷新 B. 充放電 C. 復(fù)位 D. 置數(shù)以下描畫中，正確的選項是_A. EEPROM必需在加電的情況下，才干保管數(shù)據(jù)；B. PROM正常任務(wù)時，必需定時進(jìn)展刷新；C. Flash Memory即使掉電，也能保管數(shù)據(jù)；D. 異步SRAM正常讀寫時，需求時鐘信號； 某型號的RAM采用二維譯碼構(gòu)造，其行地址個數(shù)為5，列地址個數(shù)為8，每個地址對應(yīng)的存儲空間為8Bits。那么該RAM的總?cè)萘繛開。A256Bits； B

11、320Bits； C2048Bits； D65536Bits 某組合電路共有5個輸入變量，4個輸出變量。假設(shè)用ROM實現(xiàn)此組合電路，ROM的容量至少為 Bits 下面關(guān)于FPGA/CPLD的相關(guān)說法中不正確的選項是_。A、普通CPLD的任務(wù)速度比FPGA快B、FPGA內(nèi)部的觸發(fā)器資源普通比CPLD多C、CPLD普通需求外掛E2PROM保管程序D、FPGA可用于實現(xiàn)較復(fù)雜的數(shù)字信號處置算法以下屬于非易失型存儲器的是_。A、DDRB、雙口RAM C、Flash D、FIFO需求_存儲容量的存儲器可實現(xiàn)兩個4bit數(shù)的加法運算。A、245B、285C、254D、258現(xiàn)有324和644 RAM各一塊

12、，試用2-4線譯碼器和少量邏輯門與它們一道組成地址延續(xù)的964 RAM。644 RAMD0D1D2D3A2A1A0A5A4A3CS _R/W324 RAMD0D1D2D3A2A1A0A4A3CS _R/WA1A0Q3Q0module test1(Clk, RSTn, PLn, D, Q, CO)；input Clk, RSTn, PLn;/Clk為時鐘，為時鐘，RSTn為復(fù)位，為復(fù)位，PLn為置數(shù)為置數(shù)input 2:0 D;/D為數(shù)據(jù)預(yù)置信號為數(shù)據(jù)預(yù)置信號output 2:0 Q;output CO;reg 2:0 Q;reg CO;always (negedge Clk or negedg

13、e RSTn) if (RSTn = = 0) Q = 3b000;else if(PLn = = 0) Q = D;else Q = Q + 1;always (Q)if(Q = = 7) CO = 1b1;else CO = 1b0;endmodule根據(jù)上述代碼，畫出輸出信號Q2、Q1、Q0及CO的波形。module test2( clk, reset, a, b, c ); input clk, reset, a;output b, c;always (posedge clk or posedge reset) begin if(!reset) begin b = 1b0; c = 1

14、b0; end else begin b = a; c = b; endendendmodule程序有2處錯誤，請在程序中標(biāo)注并修正。復(fù)位信號是同步復(fù)位還是異步復(fù)位？闡明該程序完成的功能。用D觸發(fā)器實現(xiàn)該程序完成的功能。程序?qū)崿F(xiàn)的是一個具有低電平復(fù)位功能的時序邏輯電路 1、掌握各種脈沖電路的特性及典型運用方式。、掌握各種脈沖電路的特性及典型運用方式。2、掌握各種脈沖電路簡單參數(shù)的計算。、掌握各種脈沖電路簡單參數(shù)的計算。8. 9. 脈沖電路及脈沖電路及AD、DA 3、掌握、掌握AD/DA主要原理和簡單參數(shù)計算。主要原理和簡單參數(shù)計算。555電路不能實現(xiàn)以下哪種功能_A.多諧振蕩電路 B.單穩(wěn)態(tài)觸

15、發(fā)器 C.施密特觸發(fā)器.D.脈沖計數(shù) 單穩(wěn)態(tài)電路在觸發(fā)脈沖邊沿作用下可輸出一定寬度的暫態(tài)脈沖，其暫態(tài)脈沖寬度主要由_決議。A、觸發(fā)脈沖的寬帶 B、定時元件的參數(shù) C、觸發(fā)脈沖的周期 D、觸發(fā)脈沖的幅度方波發(fā)生器屬于_A. 施密特觸發(fā)器 B. T觸發(fā)器 C.可重觸發(fā)單穩(wěn)電路 D.多諧振蕩器MP3播放設(shè)備中用于音頻信號轉(zhuǎn)換的器件為_A. A/D轉(zhuǎn)換器 B. D/A轉(zhuǎn)換器 C. D觸發(fā)器 D.單穩(wěn)態(tài)觸發(fā)器 I +5V 8 4 1 5 6 2 3 555 （1） +4V 用555定時器組成的施密特觸發(fā)電路中，它的回差電壓等于 A5V B2V C4V D3V不可反復(fù)觸發(fā)單穩(wěn)的輸出脈沖的寬度取決于 A觸發(fā)

16、脈沖的寬度 B觸發(fā)脈沖的幅度 C電路本身的電容、電阻的參數(shù) D電源電壓的數(shù)值知時鐘脈沖頻率為fcp , 欲得到0.2fcp的矩形波應(yīng)采用 A五進(jìn)制計數(shù)器 B五位二進(jìn)制計數(shù)器C單穩(wěn)態(tài)觸發(fā)器 D多諧振蕩器以下關(guān)于施密特觸發(fā)器的描畫中，錯誤的選項是_。A施密特觸發(fā)器可將正弦波轉(zhuǎn)換成方波；B施密特觸發(fā)器可用于波形的幅度鑒別； C施密特觸發(fā)器可構(gòu)成不可重觸發(fā)的單穩(wěn)觸發(fā)器； D施密特觸發(fā)器可構(gòu)成多諧振蕩器。 將脈寬為20ms的方波變換為脈寬為4ms的同周期矩形脈沖，可采用_。A、單穩(wěn)觸發(fā)器 B、施密特觸發(fā)器C、五進(jìn)制計數(shù)器D、加法器n位并行A/D轉(zhuǎn)換器需求_個比較器和觸發(fā)器。A/D轉(zhuǎn)換其中，四舍五入量化方法的最大量化誤差|max|=_LSB。 l10位逐次比較型ADC每一次采樣需求_個時鐘周期。某模擬信號其最高有效頻率不高于4KHz，假設(shè)采用上述ADC對其進(jìn)展無失真數(shù)字化，那么其任務(wù)時鐘頻率至少應(yīng)大于_KHz。l一數(shù)控系統(tǒng)要求精度不低于0.4%，那么所需的DAC至少_位；假設(shè)采用10bit單極性 DAC，滿量程輸出為5V，當(dāng)輸入數(shù)字量18716時，對應(yīng)的輸出電壓量為_Vl某數(shù)字系統(tǒng)的輸入信號低電平為0V，高電平為5V，現(xiàn)輸入信號上能夠疊加有幅度最大為1V的噪聲。如采用施密特觸發(fā)器去除此噪聲，那么VTH(VT+)最小值為_，VTL(VT-)最大值為_l 某單極性倒T型電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換