第四章8088的總線與時序

1、第四章第四章 8088的總線與時序的總線與時序4.1 8088引腳功能 8088是具有40個引腳，雙列直扦式封裝的芯片，很多引線為雙重功能。當(dāng)把8088CPU與存儲器和外設(shè)構(gòu)成一個計算機系統(tǒng)時，根據(jù)所連的存儲器和外設(shè)的規(guī)模，8088可以有兩種不同的組態(tài)（兩種模式）： 最小組態(tài)用8088構(gòu)成一個較小系統(tǒng)（構(gòu)成單一處理器系統(tǒng)），即所連的存儲器容量是不大，片子不多，則系統(tǒng)的控制總線由CPU直接提供。 最大組態(tài)用8088構(gòu)成一個較大系統(tǒng)（構(gòu)成多處理器系統(tǒng)），此時系統(tǒng)的控制信號不能由CPU直接提供，而必須由總線控制器8288控制產(chǎn)生總線控制信號。如PC微機的8088 CPU就是工作在最大組態(tài)下，除808

2、8外，還可外接8087協(xié)處理器。 工作在什么組態(tài)由一個引腳MN/MX控制。 在兩種不同組態(tài)下引腳有不同的名稱和意義（P171、圖41）。（ 一般CPU有幾類引腳：地址線與數(shù)據(jù)線，控制與狀態(tài)線，電源與定時線。一、地址和數(shù)據(jù)線一、地址和數(shù)據(jù)線（1）AD7AD0 低8位地址/數(shù)據(jù)線，數(shù)據(jù)與地址分時復(fù)用，利用內(nèi)部的多路開關(guān)，從時間上來區(qū)分地址與數(shù)據(jù)。當(dāng)CPU訪問存儲器或外設(shè)時，先輸出訪問地址，由外部鎖存器鎖存地址，再讀/寫所需要的數(shù)據(jù)。它可輸入/輸出（雙向），三態(tài)輸出。（2）A15A8 中間8位地址線，內(nèi)部有鎖存，他只能輸出，三態(tài)輸出。（3）A19A16/S6S3 高四位地址/狀態(tài)線，地址與狀態(tài)分時復(fù)

3、用。4位地址也由外部鎖存，先輸出地址，后輸出狀態(tài)。只能輸出，三態(tài)輸出。 S6 S5 S4 S3 不用 表示F的IF位 0 0 ES 0 1 SS 1 0 CS 1 1 DS S4S3組合表示哪個段寄存器正在被使用二、控制和狀態(tài)線二、控制和狀態(tài)線分兩種：一種分兩種：一種8088組態(tài)組態(tài) 有關(guān)的線，另一類是與組態(tài)無關(guān)的線。有關(guān)的線，另一類是與組態(tài)無關(guān)的線。1、MN/MX 工作模式標(biāo)志（輸入），最小/最大組態(tài)輸入控制信號。即接+5V 最小組態(tài)，接地 最大組態(tài)。2、最小組態(tài)下的引線：（1）IO/M 區(qū)分是存儲器訪問還是I/O訪問（輸出，三態(tài)），輸出低電平訪問存儲器，輸出高電平 I/O訪問。（2）WR

4、寫信號（輸出，三態(tài)），低電平有效，在執(zhí)行存儲器或I/O端口的寫操作時輸出的一個選通信號。（3）INTA 中斷響應(yīng)信號（輸出），低電平有效，是8088響應(yīng)外部INTR而發(fā)出的響應(yīng)回答信號。 （4）ALE 地址鎖存允許信號（輸出），高電平有效，是8088發(fā)出的選通脈沖，將地址鎖存到外部地址鎖存器中。（5）DT/R 數(shù)據(jù)發(fā)送/接收信號（輸出，三態(tài)），輸出低電平 接收數(shù)據(jù)，輸出高電平 發(fā)送數(shù)據(jù)。（6）DEN 數(shù)據(jù)允許信號（輸出，三態(tài)），低電平有效。（7）SSO 系統(tǒng)狀態(tài)信號（輸出），與IO/M，DT/R一起，反映8088所執(zhí)行的操作（如P119.表4-1所示相似）。（8）HOLD 保持請求（輸入），高

5、電平有效，用于直接存儲器存取操作，即DMA請求輸入信號。（9）HLDA 保持響應(yīng)信號（輸出），DMA響應(yīng)回答信號。 當(dāng)其他外設(shè)要求占用三總線時，就向8088發(fā)出HOLD信號，請求接管三總線；8088收到該信號，發(fā)出HLDA信號，同時使三總線處于高阻狀態(tài)，此時外設(shè)控制總線，進行DMA傳送，傳送后，外設(shè)撤除HOLD信號。8088也撤除HLDA信號，又控制三總線。3、最大組態(tài)下的引線：、最大組態(tài)下的引線：（1）S2，S1，S0 三個狀態(tài)信號（輸出，三態(tài)），當(dāng)8088工作在最大組態(tài)時，沒有WR，DEN，DT/R，IO/M等對存儲器和I/O端口進行讀/寫操作的直接控制信號輸出。這些讀/寫操作信號，由總線

6、控制器8288根據(jù)8088提供的這三根狀態(tài)信號譯碼后輸出。三狀態(tài)編碼后所對應(yīng)的操作P119、表4-1所示， 即現(xiàn)行總線周期。（2）RQ/GT0，RQ/GT1 總線請求輸入/允許（同意）。信號（輸入/輸出），低電平有效，即最大組態(tài)下的DMA請求/允許信號，由外設(shè)發(fā)來的總線請求信號。CPU發(fā)出總線允許信號均由此線傳送。 允許兩個外設(shè)發(fā)出請求信號，RQ/GT0優(yōu)先權(quán)高于RQ/GT1。（3）LOCK 鎖定信號（輸出，三態(tài)），低電平有效（該信號由前綴指令LOCK使其有效）；有效時，表示告訴外設(shè)的總線主控制設(shè)備不能獲得對系統(tǒng)的總線控制權(quán)。既封鎖其他主控制設(shè)備，不允許占用總線。（4）QS0，QS1 隊列狀態(tài)

7、信號（輸出），即組合表示了CPU內(nèi)部指令隊列的狀態(tài)： （4字節(jié)單元，存放等待執(zhí)行）QS1 QS00 0 無操作0 1 取指令的第一個字節(jié) 0 隊列為空1 1 隊列中取出的不是指令第一個字節(jié)4、與組態(tài)無關(guān)的引線：、與組態(tài)無關(guān)的引線：（1）RD 讀選通信號（輸出，三態(tài)），低電平有效，有效時，表示正在進行存儲器或I/O讀。（2）READY 準備就緒信號（輸入），高電平有效，它是存儲器或I/O口送來的響應(yīng)信號。CPU尋址的存儲器或I/O設(shè)備沒有準備好時應(yīng)該將該信號置為低電平，CPU則等待，直至準備好才完成數(shù)據(jù)傳送。（3）TEST 測試信號（輸入），低電平有效，它是由WAIT指令來檢查的信號。即執(zhí)行WA

8、IT指令時，CPU監(jiān)視TEST端，為低電平時，則執(zhí)行WAIT后面的指令；為高時，CPU進入空轉(zhuǎn)等待狀態(tài)。用來與外設(shè)同步。（4）INTR 中斷請求信號（輸入），它是外設(shè)發(fā)來的可屏蔽中斷請求信號，高電平有效（電平觸發(fā)輸入信號），是否響應(yīng)中斷還決定于中斷允許標(biāo)志。（5）NMI 非屏蔽中斷請求信號（輸入），它是邊沿觸發(fā)信號，是不可屏蔽的，即只要有非屏蔽中斷請求信號，就進入非屏蔽中斷服務(wù)。（6）RESET 復(fù)位信號（輸入），即輸入 4T 高電平信號，CPU立即結(jié)束現(xiàn)行操作，內(nèi)部復(fù)位，再返回低時，重新啟動執(zhí)行：標(biāo)志清0：F0000H,即禁止可屏蔽中斷和單步中斷; DS,SS,ES和IP復(fù)位為0000H;C

9、S置FFFFH，即一復(fù)位則轉(zhuǎn)到FFFF0H單元執(zhí)行指令.復(fù)位地址三、電源和定時線三、電源和定時線 (1) VCC+5V（10%）。（2）GND地線。（3）CLK時鐘信號（輸入），一般由時鐘信號發(fā)生器8284輸出，它提供8088的定時操作，PC機使用CLK=4.77MHz,周期為210ns。附：倍頻80486DX2微處理器內(nèi)部的時鐘與外部的時鐘頻率不同，當(dāng)系統(tǒng)時鐘進入微處理器內(nèi)部時，80486DX2會將其倍頻，即內(nèi)部2，如80486DX2-66的系統(tǒng)時鐘為33MHz，CPU內(nèi)部時鐘為66MHz（所以內(nèi)部處理速度快，外部速度慢，太快了速度跟不上）。4.2 8088的的CPU系統(tǒng)系統(tǒng) CPU系統(tǒng)的作

10、用 產(chǎn)生系統(tǒng)三總線，由引腳功能可知，還需附加地址鎖存器，數(shù)據(jù)總線驅(qū)動器，時鐘信號產(chǎn)生器，總線控制器等。一、地址鎖存器地址鎖存器1.作用將CPU發(fā)出的動態(tài)地址鎖存，即暫存器。因為低8位與高4位地址和數(shù)據(jù)與狀態(tài)分時復(fù)用，先輸出地址，后輸出數(shù)據(jù)/狀態(tài)，然后利用這些穩(wěn)定的地址，選擇某個存儲單元或I/O口來讀/寫。DMA期間隔離8088與系統(tǒng)總線。 片內(nèi)總線總線分 芯片總線 系統(tǒng)總線2.電路： Intel 8282鎖存器8位鎖存器（8個D鎖存器），三態(tài)輸出。 74LS3738D鎖存器，三態(tài)輸出（透明鎖存器即允許端G是高電平時，Q輸出將跟隨數(shù)據(jù)D輸入；當(dāng)G為低時，輸出端將被鎖存已經(jīng)建立起的數(shù)據(jù)），8根數(shù)據(jù)

11、輸入，8根數(shù)據(jù)輸出，共選通G，共輸出控制OE 。 P.175、圖4.3。二、雙向總線驅(qū)動器（數(shù)據(jù)緩沖器）二、雙向總線驅(qū)動器（數(shù)據(jù)緩沖器）1、作用增加8088的輸出數(shù)據(jù)的驅(qū)動能力，隔離系統(tǒng)數(shù)據(jù)總線與CPU數(shù)據(jù)線（DMA期間需要隔離），實現(xiàn)雙向收發(fā)。2、電路Intel 8286收發(fā)器（8位總線收發(fā)器）；74LS245 8總線傳送器，非反相三態(tài)門。三、時鐘信號發(fā)生器三、時鐘信號發(fā)生器Intel 8284A （ P.177.圖4-5）1、作用8088內(nèi)部沒有時鐘信號產(chǎn)生電路。而用8284向8088及系統(tǒng)提供符合定時要求的時鐘信號CLK，準備好信號READY，復(fù)位信號RESET。2、電路Intel 82

12、84。三個功能塊：時鐘產(chǎn)生電路，復(fù)位電路，準備就緒電路。以PC為例：8284內(nèi)部一晶體震蕩器，只要外接一石英晶體，便產(chǎn)生和晶體共振蕩頻率的時鐘OSC，經(jīng)三分頻成CLK時鐘信號，再二分 頻成PCLK某些外設(shè)時鐘（主要是8253計數(shù)器）。當(dāng)加電或按CTRL-ALT-DEL鍵時，開關(guān)電源產(chǎn)生電源的RES信號送8284，內(nèi)部復(fù)位邏輯便產(chǎn)生系統(tǒng)復(fù)位信號RESET。當(dāng)?shù)却隣顟B(tài)邏輯電路產(chǎn)生的準備就緒RDY及對應(yīng)地址允許信號AEN有效時，使8284和時鐘同步產(chǎn)生準備就緒READY信號。Intel 8284內(nèi)部電路框圖：四、最小組態(tài)下的四、最小組態(tài)下的CPU系統(tǒng)系統(tǒng) 將上述器件組合起來，便可構(gòu)成CPU系統(tǒng)（P1

13、79、圖47）。 高4位地址，低8位地址，分時復(fù)用，必須外鎖存，中間8位可以鎖存或加244緩沖，在此全部鎖存。數(shù)據(jù)線可加雙向驅(qū)動器，或直接輸出（小系統(tǒng)）。用8088的數(shù)據(jù)允許信號DEN接245的G， 8088的的收發(fā)控制DT/R接245的DIR。最小系統(tǒng)下的控制信號可以直接作系統(tǒng)控制總線，RD，WR和輸入輸出/存儲器選擇控制經(jīng)組合形成存儲器讀/寫，和I/O讀/寫。組合邏輯電路參見P179、圖48。五、總線控制器五、總線控制器82881、作用因為最大組態(tài)時，總線控制信號（如ALE、存儲器讀/寫、I/O讀寫等）不能由8088直接提供，它只提供狀態(tài)信號S0S2，8088對此譯碼轉(zhuǎn)換為總線控制信號。2

14、、電路P178、圖46所示；組成：狀態(tài)譯碼對S0S2譯碼；命令信號發(fā)生器產(chǎn)生命令信號；控制信號產(chǎn)生器產(chǎn)生總線控制信號；控制邏輯控制8288工作方式。3、命令信號輸出存儲器讀/寫，I/O讀/寫，中斷響應(yīng)信號。（1）MRDC存儲器讀命令（MEMR）通知被選正單元，把數(shù)據(jù)發(fā)送到數(shù)據(jù)總線上。（2）MWTC存儲器寫命令（MEMW）把數(shù)據(jù)線上的數(shù)據(jù)，寫入被選中存儲單元。（3）AMWC存儲器超前寫命令（MEMW），同MWTC，只是提前一個時鐘脈沖。（4）IORCI/O讀命令（IOR），通知被選中I/O口，把數(shù)據(jù)發(fā)送到數(shù)據(jù)線上。（5）IOWCI/O寫命令（IOW），把數(shù)據(jù)線上的數(shù)據(jù)，寫入被選中I/O口。（6）

15、AIOWCI/O超前寫，同IOWC，超前一個時鐘脈沖。（7）INTA中斷響應(yīng)信號，通知中斷外設(shè)，它所發(fā)生的中斷請求已被響應(yīng)，在INTA有效期內(nèi)，把中斷類型碼送DB。 IOWC，AIOWC兩個時序相同，PC中使用AIOWC。4、總線控制信號、總線控制信號（1）DT/R數(shù)據(jù)發(fā)送/接收信號，以控制數(shù)據(jù)傳送的方向。（2）DEN數(shù)據(jù)總線允許信號，用來把數(shù)據(jù)收發(fā)器和總線接通。（3）MCE/PDEN設(shè)備級聯(lián)允許/外部數(shù)據(jù)允許信號（PC機未使用）。（4）ALE地址鎖存信號。五、最大組態(tài)下的五、最大組態(tài)下的8088CPU系統(tǒng)系統(tǒng) 用上述芯片可構(gòu)成最大組態(tài)下的8088CPU系統(tǒng)：P180.圖49。 以上CPU系統(tǒng)

16、，即PC/XT機的控制核心電路 由三個373形成地址總線。 經(jīng)245總線驅(qū)動器形成數(shù)據(jù)總線。 由8288總線控制控制形式控制總線。 8288的IOB接地，工作在系統(tǒng)總線方式；AEN由總線仲裁邏輯的AEN BRD 控制，AEN反相控制CEN，使之處于正常工作狀態(tài)；373的OE也由AEN BRD控制；在AEN，CEN無效時，373，8288令為高阻狀態(tài)，245隔離狀態(tài)，隔離系統(tǒng)。 在PC中有一個8289總線裁決器，正是因為有它系統(tǒng)才允許多處理器駐留。 在系統(tǒng)總線上，總線的裁決根據(jù)8088系統(tǒng)的多總線裁決規(guī)程進行。 80286微機的控制核心80286CPU，82284時鐘產(chǎn)生器，3733（82823

17、）地址鎖存24位AB，2452（82862）數(shù)據(jù)（16為DB）收/發(fā)器，82288總線控制器。 386/486微機也一樣，也是由時鐘產(chǎn)生器，地址鎖存，數(shù)據(jù)收/發(fā)器，總線控制器及一些門電路組成。（注：無專用的82384/82484，時鐘電路也是由門組成；AB、DB的位數(shù)不同）。作業(yè)：187. 2. 6.4.3 8088 CPU 的時序的時序 計算機是在計算機是在程序控制程序控制下工作的，程序的執(zhí)行下工作的，程序的執(zhí)行實際上是在時鐘脈沖實際上是在時鐘脈沖CLKCLK的統(tǒng)一控制下，一個節(jié)的統(tǒng)一控制下，一個節(jié)拍一個拍一個節(jié)拍地工作節(jié)拍地工作時序時序：CPUCPU的時序告訴人們的時序告訴人們CPUCPU

18、在每一個特時刻（時鐘周期）究竟執(zhí)行什麼在每一個特時刻（時鐘周期）究竟執(zhí)行什麼操作操作。 指令的執(zhí)行，都要經(jīng)過指令的執(zhí)行，都要經(jīng)過取指，譯碼，執(zhí)行取指，譯碼，執(zhí)行這這一系列動作，都是在一系列動作，都是在CPUCPU統(tǒng)一控制下一步一步進統(tǒng)一控制下一步一步進行的，它們都需要一定的時間行的，它們都需要一定的時間。如何確定每一。如何確定每一個動作的時間呢，由基本時序確定個動作的時間呢，由基本時序確定：指令周期，指令周期，總線周期，時鐘周期總線周期，時鐘周期。一一指令周期、總線周期、指令周期、總線周期、T T狀態(tài)（時鐘周狀態(tài)（時鐘周期）期）1T狀態(tài)8088動作的最小單位，即一個時鐘周期。如PC機，CLK為

19、4.77MHz，T=210ns。2指令周期執(zhí)行一條指令所需要的時間。8088的指令周期是不等長的。MIN2個時鐘周期，MAX200個時鐘周期（如：16位乘除法指令）。3 3總線周期總線周期把指令周期劃分為一個個總線把指令周期劃分為一個個總線周期。周期。完成某些基本動作的時間完成某些基本動作的時間?；镜目偩€周期有。基本的總線周期有存儲器讀存儲器讀/ /寫，寫，I/OI/O端口讀端口讀/ /寫寫, ,中斷響應(yīng)周期。如從中斷響應(yīng)周期。如從存儲器中取出一個字節(jié)就是一個總線周期。有的指存儲器中取出一個字節(jié)就是一個總線周期。有的指令只需一個總線周期令只需一個總線周期MIN,MIN,有的可能有若干（有的可

20、能有若干（5 5個）個）個總線周期個總線周期MAXMAX，PCPC機一個基本的總線周期包含機一個基本的總線周期包含4 4個個T T；即；即840ns840ns。二二 、最小狀態(tài)下的典行時序分析、最小狀態(tài)下的典行時序分析 最基本的總線周期是最基本的總線周期是CPUCPU與存儲器或外設(shè)交換數(shù)據(jù)。與存儲器或外設(shè)交換數(shù)據(jù)。1 1存儲器讀周期存儲器讀周期 一個基本的存儲器讀周期由一個基本的存儲器讀周期由4 4個個T T狀態(tài)狀態(tài)組成（即組成（即4 4個個時鐘周期）。要從指定的存儲單元讀出數(shù)據(jù)，需要時鐘周期）。要從指定的存儲單元讀出數(shù)據(jù)，需要下面一些下面一些信息信息： P182.P182.圖圖4 41010

21、 時鐘脈沖時鐘脈沖 IO/MIO/M 高高4 4位地址位地址/ /狀態(tài)狀態(tài) 中間中間8 8位地址位地址A A1515-A-A8 8 低低8 8位地址位地址/ /數(shù)數(shù)ADAD7 7-AD-AD0 0 地址鎖存地址鎖存ALEALE 讀讀RDRD 數(shù)據(jù)發(fā)送數(shù)據(jù)發(fā)送/DT/R/DT/R 數(shù)據(jù)允許數(shù)據(jù)允許DENDEN由由IO/MIO/M確定是與存儲器通信，在確定是與存儲器通信，在T1T1狀態(tài)開始變?yōu)榈陀行?；狀態(tài)開始變?yōu)榈陀行В槐仨毚_定地址，由必須確定地址，由2020條地址線條地址線確定，在確定，在T1T1狀態(tài)開始狀態(tài)開始2020位位地址有效；地址有效；因為分時復(fù)用，由因為分時復(fù)用，由ALEALE鎖存地址

22、，在鎖存地址，在T1T1狀態(tài)開始狀態(tài)開始ALEALE有效有效ALEALE結(jié)束鎖存地址；結(jié)束鎖存地址；因為分時復(fù)用，在因為分時復(fù)用，在T2T2狀態(tài)狀態(tài)轉(zhuǎn)換轉(zhuǎn)換為狀態(tài)信號或三態(tài)，為后為狀態(tài)信號或三態(tài)，為后面讀作準備；面讀作準備；地址鎖存后，就可以讀，在地址鎖存后，就可以讀，在T2T2狀態(tài)開始狀態(tài)開始RDRD有效有效; ;因為一般有數(shù)據(jù)收發(fā)器，在因為一般有數(shù)據(jù)收發(fā)器，在T1T1狀態(tài)數(shù)據(jù)收發(fā)控制狀態(tài)數(shù)據(jù)收發(fā)控制DT/RDT/R變變?yōu)榈陀行В辉跒榈陀行?；在T2T2狀態(tài)數(shù)據(jù)允許狀態(tài)數(shù)據(jù)允許DENDEN變?yōu)橛行В蛔優(yōu)橛行?；在在T3T3狀態(tài)開始，狀態(tài)開始，數(shù)據(jù)有效數(shù)據(jù)有效，在，在T3T3的下降沿采樣數(shù)據(jù)線，的

23、下降沿采樣數(shù)據(jù)線，獲取數(shù)據(jù)；獲取數(shù)據(jù)； 由時序可知，所需信息由時序可知，所需信息, ,多數(shù)信息在多數(shù)信息在T T1 1有效；有效；T T2 2狀態(tài)狀態(tài)轉(zhuǎn)換，轉(zhuǎn)換，另一部分信息有效；另一部分信息有效；T T3 3工作狀態(tài)工作狀態(tài)（讀（讀數(shù)）；數(shù)）；T T4 4恢復(fù)恢復(fù)狀態(tài)。狀態(tài)。 若存儲器速度較慢，不能滿足基本的時序要求，若存儲器速度較慢，不能滿足基本的時序要求，則可用一個產(chǎn)生則可用一個產(chǎn)生READYREADY信號的電路，在信號的電路，在T T3 3和和T T4 4之之間插入間插入T TW W，以解決與存儲器時間的配合。參見，以解決與存儲器時間的配合。參見P182P182、圖、圖4-114-11

24、。在在T T3 3狀態(tài)開始采樣狀態(tài)開始采樣READYREADY線為低，則插入線為低，則插入T TW W，只有，只有為高時才轉(zhuǎn)為高時才轉(zhuǎn)T T4 4。 2 2存儲器寫周期存儲器寫周期由由4 4個個T T組成組成.P.183 .P.183 圖圖4-12.4-12.和讀相似和讀相似, ,區(qū)別區(qū)別: :相同相同: IO/M 低電平有效低電平有效; 20位位AB有效；有效；ALE高電平有效高電平有效; DEN低電平有效低電平有效.主要區(qū)別： 在在T2T2狀態(tài)時狀態(tài)時, ,數(shù)據(jù)有效數(shù)據(jù)有效( (讀在讀在T3T3有效有效).). WRWR在在T2T2狀態(tài)有效狀態(tài)有效( (讀讀RDRD有效有效).). 發(fā)發(fā)/

25、 /收收DT/RDT/R應(yīng)為應(yīng)為高有效高有效( (讀為低有效讀為低有效).). 同樣可插入同樣可插入T TW W狀態(tài)狀態(tài). .3. I/O3. I/O讀周期讀周期 在圖在圖4-104-10中中,IO/M,IO/M控制為高電平控制為高電平, ,地址只需低地址只需低1616位位. .4.I/O4.I/O寫周期寫周期 在圖在圖4-124-12中中,IO/M,IO/M控制為高電平控制為高電平, ,地址只需低地址只需低1616位。位。三三. .最大狀態(tài)下的典型時序分析最大狀態(tài)下的典型時序分析 即即PCPC機中時序機中時序. .1.1.存儲器讀周期存儲器讀周期 P.186.P.186.圖圖4-154-15

26、與最小狀態(tài)下圖與最小狀態(tài)下圖4-104-10是相是相似的似的: :20位位AB有效有效; ALE高電平有效高電平有效; RD,DEN,DT/R低電平有效。低電平有效。主要區(qū)別：主要區(qū)別：在最大方式下在最大方式下, ,無無IO/MIO/M信號信號, ,訪問存儲器或訪問存儲器或I/OI/O口口由狀態(tài)由狀態(tài)S S2 2S S1 1S S0 0經(jīng)經(jīng)82888288譯碼控制譯碼控制, ,存儲器讀時存儲器讀時S S2 2S S1 1S S0 0=101.=101.時序中時序中S S2 2S S1 1S S0 0IO/MIO/M，在，在T T4 4前轉(zhuǎn)換前轉(zhuǎn)換為過渡狀態(tài)為過渡狀態(tài)S S2 2S S1 1S

27、S0 0=111.=111.讀控制所需的讀控制所需的4 4種控制信號（種控制信號（ALEALE，RDRD，DENDEN，DTDTR R）, ,不由不由CPUCPU直接輸出直接輸出, ,而由而由82888288產(chǎn)生產(chǎn)生. .2.2.存儲器寫周期存儲器寫周期P.186 P.186 圖圖4-164-16與最小狀態(tài)下圖與最小狀態(tài)下圖4-4-1212是相似的是相似的: :20位位AB有效有效;ALE ，DTR 高電高電平有效平有效; WR,DEN低電平有效低電平有效;主要區(qū)別： 用S2S1S0 =110 IO/M,以選擇存儲器寫. 4種控制信號,由8288提供. 寫信號有兩種:存儲器超前寫AMWC在T2開始 效.MWTC在T3開始有效(比最小狀態(tài)下WR遲一 個T狀態(tài)).3.I/O3.I/O讀周期讀周期P.187 P.187 圖圖4-174-17與最小狀態(tài)下的圖與最小狀態(tài)下的圖4-4-1010是相似的是相似的: : 16位位AB有效有效; ALE高電平有效；高電平有效；RD,DEN,DT/R 低電平有效低電平有效.主要區(qū)別： 用用S S2 2S S1 1S S0 0