基于FPGA的數字示波器設計

1、http:/指導老師：董玉華答辯人：通信工程093班 王佳鑫基于基于FPGAFPGA的數字示波器設計的數字示波器設計大連民族學院畢業(yè)設計大連民族學院畢業(yè)設計http:/Agenda設計背景系統設計硬件電路FPGAFPGA內部邏輯實現軟件設計http:/Background 示波器是一種用途十分廣泛的電子測量儀，是工程師示波器是一種用途十分廣泛的電子測量儀，是工程師設計、調試產品的好幫手。利用示波器能觀察各種不同信號設計、調試產品的好幫手。利用示波器能觀察各種不同信號幅度隨時間變化的波形曲線，還可以用它測試各種不同的電幅度隨時間變化的波形曲線，還可以用它測試各種不同的電量，如電壓、電流、頻率、相

2、位差、調幅度等等。量，如電壓、電流、頻率、相位差、調幅度等等。 但隨著計算機、半導體和通信技術的發(fā)展，電路系統但隨著計算機、半導體和通信技術的發(fā)展，電路系統的信號時鐘速度越來越快，信號上升時間也越來越短，導致的信號時鐘速度越來越快，信號上升時間也越來越短，導致因底層模擬信號完整性問題引發(fā)的數字錯誤日益突出。數字因底層模擬信號完整性問題引發(fā)的數字錯誤日益突出。數字示波器因具有波形觸發(fā)、存儲、顯示、測量、波形數據分析示波器因具有波形觸發(fā)、存儲、顯示、測量、波形數據分析處理等獨特優(yōu)點，其使用日益普及。處理等獨特優(yōu)點，其使用日益普及。http:/System Design 本次設計的是一款數字式示波器

3、，該示波器具有測頻，測幅值，測峰峰值并且能夠通過VGA接口顯示所測數據和波形的功能。 系統主要包括信號調理模塊、控制器模塊、信號采集模塊、觸發(fā)模塊、數據存儲模塊、顯示模塊。http:/控制器部分控制器部分 采用Altera公司的Cyclone II EP2C8 Q208作為主控。FPGA可以實現各種復雜的邏輯功能，規(guī)模大，密度高，它將所有器件集成在一塊芯片上，減小了體積，增加了穩(wěn)定性，且可以用EDA軟件仿真、調試、易于進行功能擴展。Hardware Designhttp:/ 2008 Eyeblaster. All rights reserved電壓衰減電路電壓衰減電路 多路復用器（MCP50

4、6）操作簡單，器件對信號的衰減小，對電路引入的噪聲小，允許通過的信號頻帶寬能夠滿足本系統設計的需要 http:/電壓跟隨電路電壓跟隨電路 采用運算放大器構成電壓跟隨電路，采用AD8021。AD8021是一款低噪聲，高速放大器。http:/程控放大器程控放大器 可控增益放大器（AD603），加在其梯型網絡輸入端的信號經衰減后，由固定增益放大器輸出，衰減量是由加在增益控制接口參考電壓決定。 而這個參考電壓可通過控制器進行運算并控制DA芯片TLV5616輸出來控制電壓得到，從而實現較精確的數控。http:/信號采集電路信號采集電路 采用TI公司的高速模數轉換器ADS901實現對波形的采集，ADS90

5、1是10位AD轉換器，其最大采樣頻率為20MHz，其工作時鐘為16MHz，由FPGA提供。 ADS901易于操作，性能穩(wěn)定，能滿足系統的設計要求。 http:/顯示模塊電路顯示模塊電路 （VGA接口）接口） 采用VGA顯示，顯示坐標比較法，將要顯示點的坐標與圖形數據進行數學比較，得到是否要顯示，可以多個比較得到多個要顯示的數據，從而得到顯示數據，系統具有成本低、結構簡單、應用靈活的優(yōu)點。http:/FPGA內部邏輯實現內部邏輯實現觸發(fā)部分觸發(fā)部分 在設計中采取的觸發(fā)方式是內部軟件觸發(fā)，具體過程是在軟件中設置一個觸發(fā)點，當啟動AD采樣后，把從AD采集進來的數據與觸發(fā)點數據進行比較，一旦滿足設定條

6、件，即有相鄰的兩個值分別大于和小于設定值，則會產生觸發(fā)信號，RAM開始存儲AD的采樣值。 http:/ 使用一個雙口RAM，寫和讀完全分開，即RAM寫入數據和讀出數據分別使用不同的控制信號、時鐘信號、和地址，其中寫入數據的時鐘可通過按鍵控制變化，滿足不同頻率采樣，實現檔位切換。讀數據和寫數據的完全分開協調了數據寫入速度和讀出速度不一致的矛盾。數據存儲數據存儲http:/ 頻率測量部分可設計硬件電路產生一個周期的觸發(fā)信號，利用FPGA采集觸發(fā)信號的上升沿，實現頻率的測量，但是設計硬件電路需要考慮帶寬，增加了成本，加大了硬件設計得難度。 因此我們選擇軟件觸發(fā)的方式，在程序內部設置一個值，送入RAM

7、的前后兩個數據的值和內部設置的值相比較，一旦滿足前一個值小于觸發(fā)值，而后一個值大于觸發(fā)值，則產生觸發(fā)信號，程序通過記錄觸發(fā)值的上升沿測量頻率值。測頻部分測頻部分http:/本系統的軟件設計是基于FPGA的Verilog語言，程序設計分為4個部分：VGA顯示控制部分、按鍵控制部分、測頻部分和AD與RAM數據傳輸處理部分。 軟件設計軟件設計http:/ 2009 Eyeblaster. All rights reservedhttp:/ 數字存儲示波器是測量信號的有效儀器設備。本系統的主要設計思想是將被測信號進行數字存儲并將被測信號顯示出來。 本設計采用FPGA 做主控芯片，可方便地實現信號處理與存儲功能，而且易于用戶重新編程定義、擴展功能。同時，本課題在設計