數(shù)字電路09CH5

1、相關(guān)知識回顧：邏輯運(yùn)算邏輯運(yùn)算邏輯門邏輯門第五章第五章 組合邏輯電路組合邏輯電路與與或或非非異或異或同或同或非門非門與門與門或門或門與非門與非門或非門或非門異或門異或門同或門同或門本章任務(wù)：1.1.組合邏輯電路的分析與設(shè)計組合邏輯電路的分析與設(shè)計2.2.常用組合邏輯模塊的使用常用組合邏輯模塊的使用由邏輯由邏輯門組成門組成(2) 學(xué)習(xí)常用中規(guī)模集成模塊學(xué)習(xí)常用中規(guī)模集成模塊(3) 了解電路中的競爭和冒險現(xiàn)象了解電路中的競爭和冒險現(xiàn)象本章重點(diǎn)(1)(1)掌握掌握分析分析和和設(shè)計設(shè)計的基本方法的基本方法加法器加法器 比較器比較器譯碼器譯碼器 編碼器編碼器選擇器選擇器 分配器分配器本章基本內(nèi)容(1)(

2、1)電路分析與設(shè)計經(jīng)典的方法電路分析與設(shè)計經(jīng)典的方法(2)(2)常用組合邏輯模塊的靈活應(yīng)用常用組合邏輯模塊的靈活應(yīng)用第五章 組合邏輯電路第一節(jié)第一節(jié) 組合電路的分析和設(shè)計組合電路的分析和設(shè)計第五節(jié)第五節(jié) 奇偶檢驗電路奇偶檢驗電路第六節(jié)第六節(jié) 模塊化設(shè)計概述模塊化設(shè)計概述第七節(jié)第七節(jié) 組合電路中的競爭與冒險組合電路中的競爭與冒險第二節(jié)第二節(jié) 算術(shù)邏輯運(yùn)算及數(shù)值比較組件算術(shù)邏輯運(yùn)算及數(shù)值比較組件第三節(jié)第三節(jié) 譯碼器和編碼器譯碼器和編碼器第四節(jié)第四節(jié) 數(shù)據(jù)選擇器和數(shù)據(jù)分配器數(shù)據(jù)選擇器和數(shù)據(jù)分配器小結(jié)小結(jié)一、組合電路一、組合電路二、組合電路的分析二、組合電路的分析三、組合電路的設(shè)計三、組合電路的設(shè)計第

3、一節(jié)第一節(jié) 組合電路的分析和設(shè)計組合電路的分析和設(shè)計請大家參考講義：P275333 5-1數(shù)字電路系統(tǒng)的基本分析概念，5-2組合邏輯電路(系統(tǒng)的邏輯）分析。一、組合電路一、組合電路輸入：輸入：邏輯關(guān)系：邏輯關(guān)系：Fi = fi (X1、X2、Xn n) i = (1) i = (1、2 2、m)m)特點(diǎn)：特點(diǎn)：電路由電路由邏輯門邏輯門構(gòu)成；構(gòu)成；不含記憶元件；不含記憶元件；輸出輸出無反饋無反饋到輸入的回路；到輸入的回路；輸出與電路輸出與電路原來狀態(tài)無關(guān)。原來狀態(tài)無關(guān)。輸出：輸出：X1、X2、XnF1、F2、Fm 數(shù)字電路邏輯系統(tǒng) 邏輯模型 電路模型 參數(shù)模型 邏輯參數(shù)特性 邏輯功能條件 邏輯行

4、為特性 數(shù)字電路系統(tǒng)分析目的框圖 數(shù)字電路系統(tǒng)的基本分析概念數(shù)字電路系統(tǒng)的基本分析概念數(shù)字電路數(shù)字電路系統(tǒng)的基系統(tǒng)的基本邏輯功本邏輯功能結(jié)構(gòu)，能結(jié)構(gòu)，即邏輯圖即邏輯圖真值表邏真值表邏輯表達(dá)式輯表達(dá)式實現(xiàn)數(shù)字實現(xiàn)數(shù)字邏輯系統(tǒng)邏輯系統(tǒng)的數(shù)字電的數(shù)字電路又叫物路又叫物理模型理模型從物理模型和從物理模型和邏輯模型中提邏輯模型中提煉出來的基本煉出來的基本參數(shù)：頻率、參數(shù)：頻率、時序、電平、時序、電平、負(fù)載即負(fù)載即測試參數(shù)。理想數(shù)字理想數(shù)字電路（與電路（與電器特性電器特性參數(shù)無關(guān)）參數(shù)無關(guān)）的邏輯功的邏輯功能描述能描述主要是主要是指邏輯指邏輯電平的電平的高低，高低，脈沖特脈沖特性分析。性分析。電路確定電路

5、確定之后，對之后，對信號的條信號的條件要求及件要求及信號確定信號確定后對電路后對電路的要求。的要求。講義P275數(shù)字電路系統(tǒng)的基本分析概念數(shù)字電路系統(tǒng)分析數(shù)字電路分析數(shù)字邏輯分析給定數(shù)字系統(tǒng)分析其邏輯功能進(jìn)行輸入輸出信號，電路參數(shù)，延時等分析。系統(tǒng)仿真分析使用EDA軟件對系統(tǒng)的物理模型和邏輯模型進(jìn)行分析、設(shè)計、測試的統(tǒng)稱。 物理模型仿真的優(yōu)點(diǎn)物理模型仿真的優(yōu)點(diǎn)是具有直觀性，適合于分是具有直觀性，適合于分析電路的行為和參數(shù)特性析電路的行為和參數(shù)特性,以及參數(shù)特性對行為特性以及參數(shù)特性對行為特性的影響。屬于底層仿真。的影響。屬于底層仿真。 邏輯模型仿真不考慮器邏輯模型仿真不考慮器件的物理參數(shù)特性，

6、只按件的物理參數(shù)特性，只按照邏輯圖、真值表或邏輯照邏輯圖、真值表或邏輯函數(shù)系統(tǒng)的邏輯行為仿真。函數(shù)系統(tǒng)的邏輯行為仿真。屬于高層仿真。屬于高層仿真。通過對邏輯模型的分析，可以得到數(shù)字邏輯系統(tǒng)通過對邏輯模型的分析，可以得到數(shù)字邏輯系統(tǒng)的邏輯行為特性以及時間相關(guān)參數(shù)特性的邏輯行為特性以及時間相關(guān)參數(shù)特性 。即得即得到系統(tǒng)的邏輯結(jié)構(gòu)和各邏輯變量之間的邏輯關(guān)系，到系統(tǒng)的邏輯結(jié)構(gòu)和各邏輯變量之間的邏輯關(guān)系，也包括各邏輯變量之間的時序關(guān)系也包括各邏輯變量之間的時序關(guān)系。 屬于電氣特性分析，即數(shù)字電路輸入屬于電氣特性分析，即數(shù)字電路輸入端的電氣參數(shù)特性以及延遲效應(yīng)。電氣參端的電氣參數(shù)特性以及延遲效應(yīng)。電氣參數(shù)

7、特性與邏輯行為特性的關(guān)系。數(shù)特性與邏輯行為特性的關(guān)系。 二、組合電路的邏輯分析二、組合電路的邏輯分析分析已知邏輯電路功能分析已知邏輯電路功能步驟步驟：輸出函數(shù)輸出函數(shù)表達(dá)式表達(dá)式簡化函數(shù)簡化函數(shù)真值表真值表描述電路描述電路功能功能已知組已知組合電路合電路講義P297邏輯圖模型邏輯圖模型（電路圖）（電路圖）例：例：試分析右圖所示邏輯電路的功能試分析右圖所示邏輯電路的功能。 因此該電路為因此該電路為少數(shù)服從多數(shù)少數(shù)服從多數(shù)電路，電路，稱表決電路。稱表決電路。解：（解：（1）由電路圖得邏輯表達(dá)式）由電路圖得邏輯表達(dá)式（2）由邏輯表達(dá)式得真值表）由邏輯表達(dá)式得真值表A B C F0 0 0 00 0

8、1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1真值表真值表ACBCABACBCABF （3）功能分析：）功能分析：多數(shù)輸入變量為多數(shù)輸入變量為1，輸出，輸出F為為1；多數(shù)輸入變量為多數(shù)輸入變量為0，輸出，輸出 F為為0。例：例：試分析下圖所示邏輯電路的功能。試分析下圖所示邏輯電路的功能。解：（解：（1）由電路圖得）由電路圖得 表達(dá)式表達(dá)式01012123233BBGBB GBBGBG（2）列出）列出 真值表真值表自然二進(jìn)制碼自然二進(jìn)制碼格雷碼格雷碼B3B2B1B0 G3G2G1G0 0 0 0 00 0 0 0 0 0 0 1 0 0 0 1 0 0

9、 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0（2）列出）列出 真值表真值表（1）由電路圖得表達(dá)式）由電路圖得表達(dá)式01012123233BBGBB GBBGBG 本電路是自然二進(jìn)制碼本電路是自然二進(jìn)制碼至

10、格雷碼的轉(zhuǎn)換電路至格雷碼的轉(zhuǎn)換電路。（3） 分析功能分析功能注意：利用此式時對碼位序號大于（注意：利用此式時對碼位序號大于（n-1）的位應(yīng)按）的位應(yīng)按0處理，處理，如本例碼位的最大序號如本例碼位的最大序號i = 3，故，故B4應(yīng)為應(yīng)為0，才能得到正確的，才能得到正確的結(jié)果。結(jié)果。 推廣到一般推廣到一般，將，將n位自然二進(jìn)制碼轉(zhuǎn)換成位自然二進(jìn)制碼轉(zhuǎn)換成n位格位格雷碼雷碼： Gi = Bi Bi+1 （i = 0、1、2、 n-1）01012123233BBGBB GBBGBG自然二進(jìn)制碼至格雷碼的轉(zhuǎn)換自然二進(jìn)制碼至格雷碼的轉(zhuǎn)換例例5-2-7某數(shù)字電路的邏輯圖如圖5-2-23所示，試判斷該電路的邏

11、輯功能。 A B C D & & & & 1 K0 K1 K2 K3 K4 K5 K6 K7 1 & & 1 & 1 1 1 K0=A CDBDBK1BCDCK2DCBK3CDBDK40765KKK解：解：1.寫出寫出表達(dá)式表達(dá)式D C B A K7 K6 K5 K4 K3 K2 K1 K0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0

12、 1 0 0 0 0 0 1 0 1 0 1 1 0 0 0 0 0 0 1 1 0 0 1 1 1 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 0 1 0 0 1 1 0 1 0 0 0 0 1 0 0 0 0 1 0 1 1 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 1 0 0 1 0 1 1 0 1 0 0 0 1 0 0 1 1 1 1 1 0 0 0 0 1 0 1 0 0 1 1 1 1 0 0 0 1 0 1 0 1 2. 列寫真值表列寫真值表不難看出，不難看出，輸出是兩輸出是兩位的位的BCD碼，而

13、輸碼，而輸入是自然入是自然二進(jìn)制碼。二進(jìn)制碼。 3.功能描述功能描述例例5-2-3 使用數(shù)字電使用數(shù)字電路實現(xiàn)的組合邏輯如圖路實現(xiàn)的組合邏輯如圖(a)所示所示。設(shè)輸入信號。設(shè)輸入信號的理想波形如圖的理想波形如圖(b)所所示示, ,繪制考慮電路延遲繪制考慮電路延遲時的輸出信號波形，電時的輸出信號波形，電路延遲時間為路延遲時間為D D。 F B A C (a) 數(shù)字電路邏輯模型 & & B A C (b) 毛刺波形 ABF解：解： 組合邏輯電路系統(tǒng)的設(shè)計包括兩個方面：組合邏輯電路系統(tǒng)的設(shè)計包括兩個方面： 一是建立邏輯模型一是建立邏輯模型，二是用數(shù)字電路實現(xiàn)邏輯模型二是用數(shù)字電路實現(xiàn)

14、邏輯模型。 根據(jù)工程問題提出根據(jù)工程問題提出的要求和條件，確的要求和條件，確定輸入信號（邏輯定輸入信號（邏輯變量）和輸出信號；變量）和輸出信號；建立邏輯關(guān)系真值建立邏輯關(guān)系真值表；得出簡化的邏表；得出簡化的邏輯表達(dá)式。輯表達(dá)式。需要考慮以下問題：需要考慮以下問題：（1）電路電氣特性電路電氣特性（主要是延時（主要是延時特性）的要求。數(shù)字邏輯模型是特性）的要求。數(shù)字邏輯模型是一個理想模型。由于數(shù)字電路固一個理想模型。由于數(shù)字電路固有的延遲特性以及邏輯電平特性有的延遲特性以及邏輯電平特性等原因，不一定能完全實現(xiàn)理想等原因，不一定能完全實現(xiàn)理想邏輯系統(tǒng)，特別是延遲特性會引邏輯系統(tǒng)，特別是延遲特性會引起

15、冒險和競爭。所以，在用數(shù)字起冒險和競爭。所以，在用數(shù)字電路實現(xiàn)理想邏輯系統(tǒng)時，必須電路實現(xiàn)理想邏輯系統(tǒng)時，必須對數(shù)字電路器件的電氣特性提出對數(shù)字電路器件的電氣特性提出相應(yīng)的要求。相應(yīng)的要求。（2）數(shù)字電路實現(xiàn)方法的要求數(shù)字電路實現(xiàn)方法的要求，要實現(xiàn)的數(shù)字電路的結(jié)構(gòu)與邏輯要實現(xiàn)的數(shù)字電路的結(jié)構(gòu)與邏輯模型直接相關(guān)，電路結(jié)構(gòu)不同，模型直接相關(guān)，電路結(jié)構(gòu)不同，邏輯模型的描述也不同。例如，邏輯模型的描述也不同。例如，同樣一個邏輯功能，用不同的數(shù)同樣一個邏輯功能，用不同的數(shù)字電路來實現(xiàn)其邏輯表達(dá)式的形字電路來實現(xiàn)其邏輯表達(dá)式的形式是不同的。因此，實現(xiàn)邏輯模式是不同的。因此，實現(xiàn)邏輯模型時，一定要針對所選用

16、的具體型時，一定要針對所選用的具體數(shù)字電路進(jìn)行數(shù)字電路進(jìn)行-表達(dá)式形式轉(zhuǎn)換。表達(dá)式形式轉(zhuǎn)換。 三、組合電路的設(shè)計三、組合電路的設(shè)計講義P401430三、組合電路的設(shè)計三、組合電路的設(shè)計步驟：步驟：根據(jù)要求設(shè)計出實際邏輯電路根據(jù)要求設(shè)計出實際邏輯電路確定輸入、輸出確定輸入、輸出列出真值表列出真值表寫出表達(dá)式寫出表達(dá)式并簡化并簡化畫邏輯電路圖畫邏輯電路圖形式變換形式變換根據(jù)設(shè)計所用根據(jù)設(shè)計所用芯片要求芯片要求選擇所需選擇所需門電路門電路根據(jù)設(shè)根據(jù)設(shè)計要求計要求分析題意，將設(shè)計分析題意，將設(shè)計要求轉(zhuǎn)化為邏輯關(guān)要求轉(zhuǎn)化為邏輯關(guān)系，這一步為設(shè)計系，這一步為設(shè)計組合邏輯電路的關(guān)鍵組合邏輯電路的關(guān)鍵講義P4

17、01430例例1 1：半加器的設(shè)計半加器的設(shè)計解：（解：（1）半加器真值表）半加器真值表（2）輸出函數(shù)）輸出函數(shù) 輸入輸入 輸出輸出被加數(shù)被加數(shù)A 加數(shù)加數(shù)B 和和S 進(jìn)位進(jìn)位C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1ABCBABABAS分析：半加器是將兩個一位二進(jìn)制數(shù)相加求得和及向高分析：半加器是將兩個一位二進(jìn)制數(shù)相加求得和及向高 位進(jìn)位的電路。因此，有位進(jìn)位的電路。因此，有兩個輸入兩個輸入（加數(shù)與被加（加數(shù)與被加 數(shù)）及數(shù)）及兩個輸出兩個輸出（和與進(jìn)位）（和與進(jìn)位） 。 設(shè)被加數(shù)和加數(shù)分別為設(shè)被加數(shù)和加數(shù)分別為A A和和B B，和與進(jìn)位分別為，和與進(jìn)位分別為S S、

18、C C，真值表為：真值表為：（3）邏輯圖）邏輯圖（4 4）邏輯符號）邏輯符號（2）輸出函數(shù)）輸出函數(shù)ABCBABABAS 由表達(dá)式知，若無特別要求，用一個異或門由表達(dá)式知，若無特別要求，用一個異或門和一個與門即可實現(xiàn)半加器電路。電路圖為：和一個與門即可實現(xiàn)半加器電路。電路圖為：半加器邏半加器邏輯符號輯符號ABCABB ABASABCBABABAS將用將用“異或異或”門門實現(xiàn)的半加器改為用實現(xiàn)的半加器改為用“與非與非”門門實現(xiàn)實現(xiàn)函數(shù)表達(dá)式變換形式：函數(shù)表達(dá)式變換形式：用用“與非與非”門實現(xiàn)半加器邏輯圖如圖所示：門實現(xiàn)半加器邏輯圖如圖所示： 全加器是實現(xiàn)全加器是實現(xiàn)例例2：全加器的設(shè)計。：全加器

19、的設(shè)計。學(xué)生自己完成邏輯電路學(xué)生自己完成邏輯電路全加器邏輯符號全加器邏輯符號全加器真值表全加器真值表 輸入輸入 輸出輸出 Ai Bi Ci Si Ci+1 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1一位二進(jìn)制數(shù)一位二進(jìn)制數(shù)一位二進(jìn)制數(shù)一位二進(jìn)制數(shù)低位來的進(jìn)位低位來的進(jìn)位相加相加和和高位進(jìn)位高位進(jìn)位解：解：iiiiiiiiiiiiiCBACBACBACBASiiiCBAiiBCACABiiiiiiiiiiiiOCBACBACBACBACiiBCACAB請同學(xué)自己畫邏輯圖 1A00

20、1B 1Y CI 1C0 NC 2Y VCC 1C0 1B NC 1A 1C1 1Y GND 74183 1 14 7 8 2C1 2C0 2B 2A (b) 引腳圖 (a) 邏輯符號 1C1 2Y 2C1 2A00 2B CI 2C0 CO CO MSI器件中的74183就是具有兩個1位全加器的數(shù)字集成電路器件。74183的引腳圖、邏輯符號如下圖所示。 例例3 3：試將試將8421BCD碼轉(zhuǎn)換成余碼轉(zhuǎn)換成余3BCD碼。碼。 8421碼碼 余余3碼碼 B3 B2 B1 B0 E3 E2 E 1 E00 0 0 0 0 0 0 1 11 0 0 0 1 0 1 0 02 0 0 1 0 0 1

21、0 13 0 0 1 1 0 1 1 04 0 1 0 0 0 1 1 15 0 1 0 1 1 0 0 06 0 1 1 0 1 0 0 17 0 1 1 1 1 0 1 08 1 0 0 0 1 0 1 19 1 0 0 1 1 1 0 010 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1 （2）卡諾圖）卡諾圖（1）真值表）真值表 000101101212022BEBBBBEBBBBBBBE（2）卡諾圖（3）表達(dá)式120233BBBBBE000101101212022120233BEBBBBEBBBBBBBEB

22、BBBBE（4）電路圖）電路圖（3 3）表達(dá)式）表達(dá)式8 8421BCD碼余3碼例例4:4: 試用試用PLA實現(xiàn)四位自然二進(jìn)制碼轉(zhuǎn)換成四位格雷碼。實現(xiàn)四位自然二進(jìn)制碼轉(zhuǎn)換成四位格雷碼。 （1）設(shè)四位自然二進(jìn)制碼為）設(shè)四位自然二進(jìn)制碼為B3B2B1B0，四位格雷碼，四位格雷碼為為G3G2G1G0，其對應(yīng)的真值表如下表所示。，其對應(yīng)的真值表如下表所示。NOB3 B2 B1 B0G3 G2 G1 G001234567891011121314150 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01

23、0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0 根據(jù)表列出邏輯函數(shù)并根據(jù)表列出邏輯函數(shù)并簡化，得最簡輸出表達(dá)式如簡化，得最簡輸出表達(dá)式如下：下： 33B G 23232BBBBG 12121BBBBG 01010BBBBG 解：解： （2）轉(zhuǎn)換器有四個輸入信號，化簡后需用到）轉(zhuǎn)換器有四個輸入信號，化簡后需用到7個不同的乘積個不同的乘積項，組成項，組成4

24、個輸出函數(shù)，故選用四輸入的個輸出函數(shù)，故選用四輸入的74PLA實現(xiàn)，下圖是實現(xiàn)，下圖是四位自然二進(jìn)制碼轉(zhuǎn)換為四位格雷碼轉(zhuǎn)換器四位自然二進(jìn)制碼轉(zhuǎn)換為四位格雷碼轉(zhuǎn)換器PLA陣列圖。陣列圖。7項項 右圖僅用了七個乘積項，比右圖僅用了七個乘積項，比PROM全譯碼少用全譯碼少用9個，個，實現(xiàn)的邏輯功能是一樣的。從而降低了芯片的面積，提高實現(xiàn)的邏輯功能是一樣的。從而降低了芯片的面積，提高了芯片的利用率，所以用它來實現(xiàn)多輸入、多輸出的復(fù)雜了芯片的利用率，所以用它來實現(xiàn)多輸入、多輸出的復(fù)雜邏輯函數(shù)較邏輯函數(shù)較PROM有優(yōu)越之處。有優(yōu)越之處。 PLA除了能實現(xiàn)各種組合電路外，還可以在或陣列之后除了能實現(xiàn)各種組合

25、電路外，還可以在或陣列之后接入觸發(fā)器組，作為反饋輸入信號，實現(xiàn)時序邏輯電路。接入觸發(fā)器組，作為反饋輸入信號，實現(xiàn)時序邏輯電路。4個輸出與陣列與陣列或陣列或陣列四個自然二四個自然二進(jìn)制碼輸入進(jìn)制碼輸入七個乘積項七個乘積項G3=B3 33B G 23232BBBBG 12121BBBBG 01010BBBBGG0=B1B0+B1B0組合電路設(shè)計實例組合電路設(shè)計實例例例6-2-2 用雙輸入的與非門實現(xiàn)邏輯表達(dá)式用雙輸入的與非門實現(xiàn)邏輯表達(dá)式CAC+B+CF=A解：解： 根據(jù)給定的基本邏輯門電路實現(xiàn)簡化后的邏輯表達(dá)式。本例要求用雙輸入與非門實現(xiàn)邏輯表達(dá)式，可以把邏輯表達(dá)式改寫為由與非關(guān)系組成的表達(dá)式：

26、 CACBCACAC+B+CAFF= B C A & & AC BC F & & & & & & AC & BC AC 例例6-2-11 設(shè)計一個設(shè)計一個4-2優(yōu)先編碼器設(shè)計，輸入的待編碼信號為低優(yōu)先編碼器設(shè)計，輸入的待編碼信號為低 電平有效。電平有效。(1)確定輸入輸出變量確定輸入輸出變量根據(jù)題意可知根據(jù)題意可知,需要需要4個數(shù)據(jù)輸入線，令其編號為個數(shù)據(jù)輸入線，令其編號為K0-K3，K0的優(yōu)先級最低，的優(yōu)先級最低，K3的優(yōu)先級最高，兩條數(shù)據(jù)輸出線的優(yōu)先級最高，兩條數(shù)據(jù)輸出線AB（其（其中中A為最低位），輸入為地電平有效，

27、輸出信號為高電平為最低位），輸入為地電平有效，輸出信號為高電平有效。設(shè)計要求是，當(dāng)有兩個或兩個以上輸入信號同時為有效。設(shè)計要求是，當(dāng)有兩個或兩個以上輸入信號同時為0時，選擇編號最大的時，選擇編號最大的0作為輸入。作為輸入。 根據(jù)上述分析可以得到真值表根據(jù)上述分析可以得到真值表如圖如圖6-2-19所示。在真值表中，所示。在真值表中，為了體現(xiàn)優(yōu)先編碼的原則，當(dāng)為了體現(xiàn)優(yōu)先編碼的原則，當(dāng)高位輸入有效時忽略低位輸入，高位輸入有效時忽略低位輸入，這時的低位信號用這時的低位信號用d表示。同時，表示。同時，當(dāng)沒有輸入時輸出為當(dāng)沒有輸入時輸出為00，所以，所以，還需要一位判別有無輸入位還需要一位判別有無輸入位

28、P。 K3 K2 K1 K0 B A P 1 1 1 1 1 1 1 0 1 1 0 d 1 0 d d 0 d d d 0 0 0 0 0 1 1 0 1 1 0 1 1 1 1 圖6-2-19 4-2優(yōu)先編碼真值表（2）列出系統(tǒng)真值表列出系統(tǒng)真值表解：解：（3）列寫每個輸出的邏輯表達(dá)式）列寫每個輸出的邏輯表達(dá)式321032323323213321KKKKPKKKKKKKBKKKKKKKAK3 K2 K1 K0 B A P 1 1 1 1 1 1 1 0 1 1 0 d 1 0 d d 0 d d d 0 0 0 0 0 1 1 0 1 1 0 1 1 1 1 （4）設(shè)計數(shù)字電路的設(shè)計數(shù)字電

29、路的邏輯結(jié)構(gòu)邏輯結(jié)構(gòu)(邏輯電路圖邏輯電路圖) 對上述得到的邏輯表達(dá)式用邏輯門電路實現(xiàn)，就可以得到4-2優(yōu)先編碼的數(shù)字電路邏輯結(jié)構(gòu)，如右圖所示。 K0 K1 K2 K3 1 A & 1 & B P & 1 第二節(jié)第二節(jié) 算術(shù)邏輯運(yùn)算及數(shù)值比較器模塊算術(shù)邏輯運(yùn)算及數(shù)值比較器模塊一、加法器一、加法器（一）加法器的功能與分類（一）加法器的功能與分類功能：功能：實現(xiàn)實現(xiàn)N位二進(jìn)制數(shù)相加位二進(jìn)制數(shù)相加按實現(xiàn)方法分類按實現(xiàn)方法分類：串行進(jìn)位加法器：串行進(jìn)位加法器 超前進(jìn)位加法器超前進(jìn)位加法器講義P299 （1）串行進(jìn)位加法器）串行進(jìn)位加法器如圖：用全加器實現(xiàn)如圖：用全加器實現(xiàn)4位二進(jìn)

30、位二進(jìn)制數(shù)相加。制數(shù)相加。低位全加器進(jìn)位輸出低位全加器進(jìn)位輸出高位全加器進(jìn)位輸入高位全加器進(jìn)位輸入注意：注意：CICI0 0=0=0和進(jìn)位（2）超前進(jìn)位加法器）超前進(jìn)位加法器進(jìn)位位直接由加數(shù)、被加數(shù)和最低位進(jìn)位位進(jìn)位位直接由加數(shù)、被加數(shù)和最低位進(jìn)位位CI0形成。形成。直接形成進(jìn)位四位加法器的邏輯符號四位加法器的邏輯符號 B3 Y3 VCC Y0 A1 B1 Y1 A0 B0 C0 74283 1 14 A3 Y2 A2 B2 (b) 引腳圖 C4 GND 8 9 (a) 邏輯符號COCI03P03Q03ABC0YC474LS283邏輯符號N位加法運(yùn)算、代碼轉(zhuǎn)換、減法器、十進(jìn)制加法。位加法運(yùn)算、

31、代碼轉(zhuǎn)換、減法器、十進(jìn)制加法。（二）加法器的應(yīng)用（二）加法器的應(yīng)用例例1：試用四位加法器實現(xiàn)：試用四位加法器實現(xiàn)8421BCD碼至余碼至余3BCD碼的轉(zhuǎn)換。碼的轉(zhuǎn)換。解：余解：余3 3碼比碼比84218421碼多碼多3 3，因此，因此可用四位二進(jìn)制加法器實現(xiàn)代可用四位二進(jìn)制加法器實現(xiàn)代碼的轉(zhuǎn)換。碼的轉(zhuǎn)換。A A3 3-A-A0 0：84218421碼碼B B3 3-B-B0 0：00110011（3 3）CICI0 0：0 0P320例例2 某數(shù)字電路的邏輯圖如圖所示，試判斷該電路某數(shù)字電路的邏輯圖如圖所示，試判斷該電路的邏輯功能。的邏輯功能。 CO CI 0 3 A 0 3 B 0 3 CO

32、 CI 0 3 A 0 3 B 0 3 C Y0 Y1 Y2 Y3 Y5 Y6 Y7 Y4 A3 A2 A1 A0 B3 B2 B1 B0 A7 A6 A5 A4 B7 B6 B5 B4 I II 答：該電路是答：該電路是8位二進(jìn)制數(shù)加法器位二進(jìn)制數(shù)加法器 A1 Y1 Y2 Y3 Y4 C A2 A3 A4 1 7404 B1 B2 B3 B4 A1 Y1 Y2 Y3 Y4 C A2 A3 A4 B1 B2 B3 B4 7404 74157 74283 A1 A2 A3 A4 B1 B2 B3 B4 C0 Y1 Y2 Y3 Y4 C4 74283 A1 A2 A3 A4 B1 B2 B3 B4

33、 C0 Y1 Y2 Y3 Y4 C4 A1 A2 A3 A4 B1 B2 B3 B4 Y1 Y2 Y3 Y4 S S 例例3 某數(shù)字電路的邏輯圖如圖某數(shù)字電路的邏輯圖如圖下下所示，試判所示，試判 斷該電路的邏輯功能。斷該電路的邏輯功能。 (a) 4位無符號減法器電路位無符號減法器電路 (b) 4位無符號加位無符號加/減法器電路減法器電路 輸入輸入 A（a3a2a1a0） B (b3b2b1b0)：輸出（：輸出（FA B）= 1；二、數(shù)值比較器二、數(shù)值比較器（一）功能：能對兩個相同位數(shù)的二進(jìn)制數(shù)進(jìn)行比較的器件。（一）功能：能對兩個相同位數(shù)的二進(jìn)制數(shù)進(jìn)行比較的器件。（1）邏輯符號：）邏輯符號： A

34、：四位二進(jìn)制數(shù)輸入（：四位二進(jìn)制數(shù)輸入（3為高位）為高位）AB、A b、a b、a = b：控制輸入端，：控制輸入端，高有效。高有效。（2 2）邏輯功能：）邏輯功能：B：四位二進(jìn)制數(shù)輸入（：四位二進(jìn)制數(shù)輸入（3為高位）為高位）A（a3a2a1a0） B (b3b2b1b0)： （FA B A=B AB FA B (b) 器 件 引 腳 排 列 74LS85 輸 入 輸 出 A3 B3 A2 B2 A1 B1 A0 B0 AB A=B AB FA=B FAB3 1 0 0 A3B2 1 0 0 A3=B3 A2B1 1 0 0 A3=B3 A2=B2 A1B0 1 0 0 A3=B3 A2=B2

35、 A1=B1 A0B0 0 0 1 A3=B3 A2=B2 A1=B1 A0=B0 1 0 0 1 0 0 A3=B3 A2=B2 A1=B1 A0=B0 0 0 1 0 0 1 A3=B3 A2=B2 A1=B1 A0=B0 0 1 0 0 1 0 (c) 功能表 （二）比較器的應(yīng)用（二）比較器的應(yīng)用例例1：八位二進(jìn)制數(shù)比較。：八位二進(jìn)制數(shù)比較。 例例2：用比較器構(gòu)成由：用比較器構(gòu)成由8421BCD碼表示的一位十進(jìn)制碼表示的一位十進(jìn)制數(shù)四舍五入電路。數(shù)四舍五入電路。解解: A3A0：8421BCD碼碼解：解：位擴(kuò)展位擴(kuò)展，用兩片，用兩片4位比較器，位比較器，低位的輸出與高位的控制輸入連接。低

36、位的輸出與高位的控制輸入連接。B3B B0 0：0 0100（十進(jìn)制數(shù)（十進(jìn)制數(shù)4）A A B B：輸出端用于判別。：輸出端用于判別。提問：六位二進(jìn)制數(shù)比較器的實現(xiàn)？提問：六位二進(jìn)制數(shù)比較器的實現(xiàn)？ 見P327F F三、邏輯運(yùn)算器三、邏輯運(yùn)算器 C0 P VCC B0 A0 B1 A1 S0 S1 S2 74381 1 20 B3 A3 B2 A2 (b) 引腳圖 (a) 邏輯符號 ALU 0 0 3 P 0 3 Q 0 3 F A B S0 F P G GND 10 11 1 S1 2 S2 G CI C0 F0 F1 F3 F2 S2 S1 S0 功能 0 0 0 清零 0 0 1 B減A

37、 0 1 0 A減B 0 1 1 A加B 1 0 0 AB 1 0 1 A+B 1 1 0 AB 1 1 1 預(yù)置 (c) 功能表 圖5-2-14 4位邏輯運(yùn)算器74381的邏輯符號、引腳圖及功能表 這里這里 和和 是先行進(jìn)位輸出端，是先行進(jìn)位輸出端， =0表示進(jìn)位輸出，表示進(jìn)位輸出， =0表示表示有進(jìn)位產(chǎn)生。利用這兩個信號，可以用相應(yīng)的組合邏輯電路產(chǎn)有進(jìn)位產(chǎn)生。利用這兩個信號，可以用相應(yīng)的組合邏輯電路產(chǎn)生快速進(jìn)位。生快速進(jìn)位。 PGPG第三節(jié)第三節(jié) 譯碼器和編碼器譯碼器和編碼器（特定含義：規(guī)則、順序）（特定含義：規(guī)則、順序）二進(jìn)制代碼二進(jìn)制代碼某種信息某種信息譯譯 碼碼編編 碼碼譯碼器譯碼器

38、 把二進(jìn)制代碼表示的信息翻譯成對應(yīng)的高電平或低電平信號 在數(shù)字系統(tǒng)中將某種信息用二進(jìn)制代碼表示稱為編碼。換言之，按照約定的編碼規(guī)則對輸入數(shù)據(jù)進(jìn)行編碼。編碼器編碼器一、譯碼器一、譯碼器（一）二進(jìn)制譯碼器（一）二進(jìn)制譯碼器二進(jìn)制譯碼器輸入輸出滿足：二進(jìn)制譯碼器輸入輸出滿足：m=2=2n n 譯碼輸入譯碼輸入 譯碼輸出譯碼輸出 a1 a0 y0 y1 y2 y3 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 12位二進(jìn)制譯碼器位二進(jìn)制譯碼器如：如：24譯碼器譯碼器 38譯碼器譯碼器 410譯碼器譯碼器 譯碼輸入譯碼輸入 譯碼輸出譯碼輸出 a1 a0 y0

39、 y1 y2 y3 0 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 02位二進(jìn)制譯碼器位二進(jìn)制譯碼器譯碼輸入：譯碼輸入：n n位位二進(jìn)制二進(jìn)制代碼代碼譯碼輸出譯碼輸出m m位：位：一位為一位為1 1，其余為，其余為0 0或一位為或一位為0 0，其余為，其余為1 174LS139見P30774LS138 把二進(jìn)制代碼表示把二進(jìn)制代碼表示的信息翻譯成對應(yīng)的高的信息翻譯成對應(yīng)的高電平或低電平信號電平或低電平信號 1 2 B C D /D EC 0 1 2 3 A0 A1 Y0 Y2 Y3 Y1 4 A2 A3 8 4 5 6 Y5 Y6 Y4 7 Y7 8

40、 Y8 9 Y9 VC C Y3 Y2 Y1 Y0 Y4 Y5 Y6 7442 1 16 G N D 8 9 (b) 引 腳 圖 A3 A2 A1 A0 Y9 Y8 Y7 (a) 邏 輯 符 號 （二）十進(jìn)制譯碼器（二）十進(jìn)制譯碼器又稱：又稱：二二十進(jìn)制譯碼器十進(jìn)制譯碼器 或：或：410譯碼器（見講義譯碼器（見講義P307） 輸 入 輸 出 A1 A0 A1 A0 Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 0 1 0 0 1 0 1 1 1 1 1 1 1 0 1 1 0

41、0 1 1 1 1 1 1 1 1 0 1 1 1 0 1 0 0 1 1 1 1 1 0 1 1 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 1 0 1 1 1 1 1 1 1 1 1 0 0 1 0 1 1 1 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1

42、1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 (c) 功能表 二二-十譯碼十譯碼器輸入端的后器輸入端的后6種種編碼組合，有兩種編碼組合，有兩種處理方法：不完全處理方法：不完全譯碼和完全譯碼。譯碼和完全譯碼。 譯碼輸入，二進(jìn)制編碼譯碼輸入，二進(jìn)制編碼0-7依次對應(yīng)依次對應(yīng)8個輸出。個輸出。38譯碼器譯碼器(74LS138) 八個輸出端，低電平有效。八個輸出端，低電平有效。 譯碼狀態(tài)下，相應(yīng)輸出端為；譯碼狀態(tài)下，相應(yīng)輸出端為； 禁止譯碼狀態(tài)下，輸出均為。禁止譯碼狀態(tài)下，輸出均為。7Y0Y32SS 和S1、使能輸入使能輸入

43、, 與與邏輯。邏輯。EN = 1（0SS 1S 321 、 EN=0 ，禁止譯碼，輸出均為。，禁止譯碼，輸出均為。) ，譯碼。，譯碼。A0 A A2 2輸 入 輸 出 S1 S2 S3 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 d d d d d 1 1 1 1 1 1 1 1 d 1 d d d d 1 1 1 1 1 1 1 1 d d 1 d d d 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 0 1 0 0 0 0 1 1 1 1 1 1 1 0 1 1 0 0 0 1 0 1 1 1 1 1 0 1 1 1 0 0

44、0 1 1 1 1 1 1 0 1 1 1 1 0 0 1 0 0 1 1 1 0 1 1 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 0 0 1 1 0 1 0 1 1 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 1 1 圖圖5-2-47 3線線-8線變量譯碼器（線變量譯碼器（74138）的功能表）的功能表 使能端的兩個作用：使能端的兩個作用：（1）消除譯碼器輸出尖峰干擾）消除譯碼器輸出尖峰干擾EN端正電平的出現(xiàn)在端正電平的出現(xiàn)在A0-A2穩(wěn)定之后；穩(wěn)定之后；EN端正電平的撤除在端正電平的撤除在A0-A2再次改變之前。再次改變之前。 （2）邏輯功能

45、擴(kuò)展）邏輯功能擴(kuò)展 例：用例：用38譯碼器構(gòu)成譯碼器構(gòu)成416譯碼器。譯碼器。 避免避免A0-A2在變化過程中引在變化過程中引起輸出端產(chǎn)生瞬起輸出端產(chǎn)生瞬時負(fù)脈沖。時負(fù)脈沖。例：用例：用38譯碼器譯碼器構(gòu)成構(gòu)成416譯碼器。譯碼器。X X0 0-X-X3 3：譯碼輸入：譯碼輸入E E：譯碼控制：譯碼控制E=0E=0，譯碼，譯碼 E=1E=1，禁止譯碼，禁止譯碼X3-X0X3-X00111，第一片工作第一片工作X3-X0X3-X0：1000-11111000-1111第二片工作第二片工作000-111000-111 譯碼輸入譯碼輸入0 0 0 0 1 10 0 0

46、0 0 0000-111000-111 譯碼輸入譯碼輸入1 1 0 0 1 10 0 0 0 1 1P324例：例：試用試用 CT74LS138CT74LS138和與非門構(gòu)成一位全加器。和與非門構(gòu)成一位全加器。解解: :全加器的最小項表達(dá)式應(yīng)為全加器的最小項表達(dá)式應(yīng)為（三）譯碼器的應(yīng)用（三）譯碼器的應(yīng)用742174217421iY Y Y YmmmmmmmmS7653765376531iY Y Y YmmmmmmmmCSi =7),4 ,2 ,(1 m Ci+1 = )7 ,6 ,5 , 3( m742174217421iY Y Y YmmmmmmmmS7653765376531iY Y Y

47、YmmmmmmmmC（四）數(shù)字顯示譯碼器（四）數(shù)字顯示譯碼器1.七段數(shù)碼管七段數(shù)碼管2.七段顯示譯碼器七段顯示譯碼器共陰極共陰極共陽極共陽極：高電平亮：高電平亮：低電平亮：低電平亮每一段由一個發(fā)光二極管組成。每一段由一個發(fā)光二極管組成。輸入：二輸入：二十進(jìn)制代碼十進(jìn)制代碼輸出：譯碼結(jié)果，可驅(qū)輸出：譯碼結(jié)果，可驅(qū)動相應(yīng)的七段數(shù)碼管顯動相應(yīng)的七段數(shù)碼管顯示正確的數(shù)字。示正確的數(shù)字。講義P310七段譯碼器七段譯碼器CT7447D、C、B、A：BCD碼輸入信號。碼輸入信號。ag：譯碼輸出，低電平有效。：譯碼輸出，低電平有效。（）熄滅信號輸入。低電平時，輸出（）熄滅信號輸入。低電平時，輸出ag均為高電平

48、（全滅）；均為高電平（全滅）；（）滅零輸出信號。（）滅零輸出信號。RBI=0=0時，時，RBO=0=0。LT：試燈信號輸入。當(dāng)：試燈信號輸入。當(dāng)BI= 1（無效）時，（無效）時，LT=0且且不論不論DA狀態(tài)如何，狀態(tài)如何，ag七段全亮。七段全亮。RBO/BI熄滅信號輸入熄滅信號輸入/滅零輸出信號滅零輸出信號LTRBI：滅零輸入信號（不顯示，其它數(shù)碼正常顯示）。：滅零輸入信號（不顯示，其它數(shù)碼正常顯示）。RBI=0=0（=）時，不顯示數(shù)碼）時，不顯示數(shù)碼0。輸 入 輸 出 功能 LT RBI D C B A BI RBO a b c d e f g 字形 0 1 1 0 0 0 0 1 0 0

49、0 0 0 0 1 1 1 0 0 0 1 1 1 0 0 1 1 1 1 2 1 0 0 1 0 1 0 0 1 0 0 1 0 3 1 0 0 1 1 1 0 0 0 0 1 1 0 4 1 0 1 0 0 1 1 0 0 1 1 0 0 5 1 0 1 0 1 1 0 1 0 0 1 0 0 6 1 0 1 1 0 1 0 1 0 0 0 0 0 7 1 0 1 1 1 1 0 0 0 1 1 1 1 8 1 1 0 0 0 1 0 0 0 0 0 0 0 9 1 1 0 0 1 1 0 0 0 0 1 0 0 10 1 1 0 1 0 1 1 1 1 0 0 1 0 11 1 1 0

50、1 1 1 1 1 0 0 1 1 0 12 1 1 1 0 0 1 1 0 1 1 1 0 0 13 1 1 1 0 1 1 0 0 1 0 1 0 0 14 1 1 1 1 0 1 1 1 1 0 0 0 0 15 1 1 1 1 1 1 1 1 1 1 1 1 1 消隱 0 1 1 1 1 1 1 1 脈沖消隱 1 0 0 0 0 0 0 1 1 1 1 1 1 1 燈測試 0 1 0 0 0 0 0 0 0 (c) 7447 功能表 7448的功能表是輸出高電平有效，7447是低電平有效例題例題如右圖三位二進(jìn)制編碼器（如右圖三位二進(jìn)制編碼器（ 8線線3線編碼器）。線編碼器）。二、編碼器

51、二、編碼器優(yōu)先編碼優(yōu)先編碼功能：輸入功能：輸入m m個代碼；個代碼； 輸出輸出n n位位二進(jìn)制二進(jìn)制代碼（代碼（m2m2n n）。）。 優(yōu)先編碼器允許幾個輸入端優(yōu)先編碼器允許幾個輸入端同時同時加上信號，電路只對其中加上信號，電路只對其中優(yōu)優(yōu)先級別最高的信號進(jìn)行編碼先級別最高的信號進(jìn)行編碼。邏輯功能：任何一個輸入端接低電平時，三個輸出端有一組邏輯功能：任何一個輸入端接低電平時，三個輸出端有一組對應(yīng)的二進(jìn)制代碼輸出。對應(yīng)的二進(jìn)制代碼輸出。（一）二進(jìn)制編碼器（一）二進(jìn)制編碼器 將輸入信號編成二進(jìn)制將輸入信號編成二進(jìn)制代碼的電路，代碼的電路，任何時刻只允許一個輸入端有信號輸入。任何時刻只允許一個輸入端

52、有信號輸入。講義P3023068線線3線優(yōu)先編碼器線優(yōu)先編碼器CT74LS148編碼輸出編碼輸入使能輸入使能輸出擴(kuò)展輸出7I0I2Y0Y：編碼輸出端。：編碼輸出端。SSS：使能輸入端；：使能輸入端；時，編碼，時，編碼，時，禁止編碼。時，禁止編碼。sYS：使能輸出端，編碼狀態(tài)下（：使能輸出端，編碼狀態(tài)下（=0=0），），若無輸入信號，若無輸入信號，sY=0=0。EXYS：擴(kuò)展輸出端，編碼狀態(tài)下（：擴(kuò)展輸出端，編碼狀態(tài)下（=0=0），），若有輸入信號，若有輸入信號，EXY=0=0。管腳定義：管腳定義：輸入，低電平有效，優(yōu)先級別依次為：輸入，低電平有效，優(yōu)先級別依次為0I7I。講義上用 表示EN講義

53、上用 EO表示講義上用 表示SG輸 入 輸 出 S I7 I6 I3 I4 I3 I2 I1 I0 Y2 Y1 Y0 Ys YEX 1 d d d d d d d d 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 0 1 1 1 1 0 0 1 1 1 1 1 1 0 d 1 1 0 1 0 0 1 1 1 1 1 0 d d 1 0 1 1 0 0 1 1 1 1 0 d d d 1 0 0 1 0 0 1 1 1 0 d d d d 0 1 1 1 0 0 1 1 0 d d d d d 0 1 0 1 0 0 1 0 d d

54、d d d d 0 0 1 1 0 0 0 d d d d d d d 0 0 0 1 0 (c) 74LS148功能表 0 1 HPRI/BCD 2 3 4 5 6 8 A B C D 7 9 1 9 VCC 7 6 5 4 8 C B 74147 1 16 2 3 D NCA GND 8 9 (b) 引腳圖 (a) 邏輯符號 輸 入 輸 出 9 8 7 6 5 4 3 2 1 D C B A 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 d 1 1 0 1 1 1 1 1 1 1 0 d d 1 1

55、0 0 1 1 1 1 1 0 d d d 1 0 1 1 1 1 1 1 0 d d d d 1 0 1 0 1 1 1 0 d d d d d 1 0 0 1 1 1 0 d d d d d d 1 0 0 0 1 0 d d d d d d d 0 1 1 1 0 d d d d d d d d 0 1 1 0 (c) 功能表 BCD優(yōu)先編碼器優(yōu)先編碼器CT74LS147 BCD優(yōu)先編碼是指優(yōu)先編碼是指9線線-4線優(yōu)先編碼，使用的編碼規(guī)則是線優(yōu)先編碼，使用的編碼規(guī)則是BCD編碼規(guī)則。編碼規(guī)則。9個輸入正好對應(yīng)個輸入正好對應(yīng)BCD碼的碼的0001到到1001，用，用9個輸入均個輸入均無效表

56、示第無效表示第0個輸入，編碼為個輸入，編碼為0000。如果用。如果用BCD碼的反碼表示輸出，碼的反碼表示輸出，則邏輯符號、引腳圖和功能表如圖則邏輯符號、引腳圖和功能表如圖5-2-20所示。所示。 （二）編碼器的應(yīng)用（二）編碼器的應(yīng)用（3 3）第一片工作時）第一片工作時, ,編碼器輸出：編碼器輸出0111 第二片工作時第二片工作時, ,編碼器輸出編碼器輸出: 1000-1111: 1000-1111解：（解：（1 1）編碼器輸入）編碼器輸入1616線線, ,用兩片用兩片8-38-3線編碼器，高位為第線編碼器，高位為第 一片，低位為第二片。一片，低位為第二片。高位低位

57、（2 2）實現(xiàn)優(yōu)先編碼：高位選通輸出與低位控制端連接。）實現(xiàn)優(yōu)先編碼：高位選通輸出與低位控制端連接。例：例：用用8-38-3線優(yōu)先編碼器線優(yōu)先編碼器CT74LS148CT74LS148擴(kuò)展成擴(kuò)展成1616線線-4-4線編碼器。線編碼器。P323第四節(jié)第四節(jié) 數(shù)據(jù)選擇器和數(shù)據(jù)分配器數(shù)據(jù)選擇器和數(shù)據(jù)分配器 在多個通道中選擇其中的某一路，或多個信息中選擇其中的在多個通道中選擇其中的某一路，或多個信息中選擇其中的某一個信息傳送或加以處理。某一個信息傳送或加以處理。將傳送來的或處理后的信息分配到各通道。將傳送來的或處理后的信息分配到各通道。數(shù)據(jù)選擇器數(shù)據(jù)選擇器數(shù)據(jù)分配器數(shù)據(jù)分配器多輸入多輸入一輸出一輸出

58、選擇選擇一輸入一輸入多輸出多輸出分配分配P313發(fā)送端發(fā)送端，并，并串串接收端接收端，串，串并并一、數(shù)據(jù)選擇器一、數(shù)據(jù)選擇器（一）分類：二選一、四選一、八選一、十六選一。（一）分類：二選一、四選一、八選一、十六選一。雙四選一數(shù)據(jù)選擇器雙四選一數(shù)據(jù)選擇器CT74LS153使能端使能端輸出端輸出端數(shù)據(jù)數(shù)據(jù)輸入輸入公用控公用控制輸入制輸入講義313雙四選一數(shù)據(jù)選擇器雙四選一數(shù)據(jù)選擇器CT74LS153邏輯表達(dá)式邏輯表達(dá)式邏輯符號輸入 使能 選擇 輸入數(shù)據(jù) 輸出 G A1 A0 D3 D2 D1 D0 Y 1 0 0 0 0 0 0 0 0 0 1 1 0 0 1 0 0 0 0 1 1 1 0 1

59、0 0 0 0 1 0 1 1 0 1 1 0 0 0 1 1 1 1 (c) 功能表 )(013012011010AADAADAADAADGY 八中選一數(shù)據(jù)選擇器八中選一數(shù)據(jù)選擇器CT74LS151八選一需三位地址碼八中選一數(shù)據(jù)選擇器八中選一數(shù)據(jù)選擇器CT74LS151YWAAADAAADAAADAAADAAADAAADAAADAAADGY)(01270126012501240123012201210120 輸 入 使能 選 擇 輸出 G A2 A1 A0 Y W 1 0 1 0 0 0 0 D0 D0 0 0 0 1 D1 D1 0 0 1 0 D2 D2 0 0 1 1 D3 D3 0

60、1 0 0 D4 D4 0 1 0 1 D5 D5 0 1 1 0 D6 D6 0 1 1 1 D7 D7 (c) 功能表 （二）數(shù)據(jù)選擇器的應(yīng)用（二）數(shù)據(jù)選擇器的應(yīng)用例：試用最少數(shù)量的四選一選擇器擴(kuò)展成八選一選擇器。例：試用最少數(shù)量的四選一選擇器擴(kuò)展成八選一選擇器。解：（解：（1 1）用一片雙四選一數(shù)據(jù)選擇器，實現(xiàn)八個輸入端。）用一片雙四選一數(shù)據(jù)選擇器，實現(xiàn)八個輸入端。 （2 2）用使能端形成高位地址，實現(xiàn)三位地址，控制八個輸入。）用使能端形成高位地址，實現(xiàn)三位地址，控制八個輸入。例：試用四選一數(shù)據(jù)選擇器構(gòu)成十六選一的選擇器。例：試用四選一數(shù)據(jù)選擇器構(gòu)成十六選一的選擇器。第一級分第一級分為四組為四組第二級控制選擇第第二級控制選擇第一組中的一組。一組中的一組。例例5-2-19 某數(shù)字電路的邏輯圖如圖某數(shù)字電路的邏輯圖如圖5-2-52所示，試判