第9章集成電路模塊級設(shè)計

1、集成電路設(shè)計技術(shù)與工具集成電路設(shè)計技術(shù)與工具 第九章第九章 集成電路模塊級設(shè)計集成電路模塊級設(shè)計內(nèi)容提要內(nèi)容提要v9.1 引言引言v9.2 數(shù)字邏輯電路模塊級設(shè)計數(shù)字邏輯電路模塊級設(shè)計v9.3 模擬電路模塊級設(shè)計模擬電路模塊級設(shè)計v9.4 IP設(shè)計設(shè)計簡介簡介v9.5 本章小結(jié)本章小結(jié)9.1 引引 言言人工或半自動設(shè)計方法：人工或半自動設(shè)計方法：設(shè)計效率低、設(shè)計周期長。設(shè)計效率低、設(shè)計周期長。 隨著集成電路規(guī)模的不斷擴(kuò)大，基于晶體管級的電路仿真變得越來越困隨著集成電路規(guī)模的不斷擴(kuò)大，基于晶體管級的電路仿真變得越來越困難，尤其是對于模擬集成電路而言，不僅電路的難，尤其是對于模擬集成電路而言，不僅

2、電路的仿真過程變長仿真過程變長而且而且仿真的仿真的收斂性也變差收斂性也變差。為了提高設(shè)計效率、縮短設(shè)計周期：為了提高設(shè)計效率、縮短設(shè)計周期：集成電路模塊級設(shè)計集成電路模塊級設(shè)計。集成電路模塊級設(shè)計集成電路模塊級設(shè)計空間含義空間含義：首先首先將復(fù)雜的電路劃分為若干模塊將復(fù)雜的電路劃分為若干模塊，各個設(shè)計小組各個設(shè)計小組按照統(tǒng)一的標(biāo)準(zhǔn)并行設(shè)計各自的模塊按照統(tǒng)一的標(biāo)準(zhǔn)并行設(shè)計各自的模塊，然后分別完成然后分別完成各個模塊的晶體管級電路仿真和版圖驗證各個模塊的晶體管級電路仿真和版圖驗證，最后在此基礎(chǔ)上完成整個最后在此基礎(chǔ)上完成整個系統(tǒng)的集成系統(tǒng)的集成。 其優(yōu)點是：其優(yōu)點是：由多個設(shè)計小組協(xié)同完成一個復(fù)雜

3、的設(shè)計，發(fā)揮了群體的作由多個設(shè)計小組協(xié)同完成一個復(fù)雜的設(shè)計，發(fā)揮了群體的作用，為實現(xiàn)更為優(yōu)化的電路設(shè)計提供了條件用，為實現(xiàn)更為優(yōu)化的電路設(shè)計提供了條件。9.1 引引 言言 集成電路模塊級設(shè)計方法還有集成電路模塊級設(shè)計方法還有時間含義時間含義。 把一些基本的、常用的電路模塊預(yù)先按一定的規(guī)則設(shè)計出來把一些基本的、常用的電路模塊預(yù)先按一定的規(guī)則設(shè)計出來并經(jīng)過工藝驗證，供本人、本設(shè)計團(tuán)隊或其他設(shè)計團(tuán)隊在需要并經(jīng)過工藝驗證，供本人、本設(shè)計團(tuán)隊或其他設(shè)計團(tuán)隊在需要時調(diào)用時調(diào)用。 其優(yōu)點是：其優(yōu)點是：知識重用、成果共享、節(jié)省人力、節(jié)省時間和減知識重用、成果共享、節(jié)省人力、節(jié)省時間和減少風(fēng)險少風(fēng)險。 縱上所述

4、，集成電路的模塊應(yīng)該具有這樣的特征：縱上所述，集成電路的模塊應(yīng)該具有這樣的特征：功能相對功能相對獨立、能夠完成一種基本功能、具有可重用性獨立、能夠完成一種基本功能、具有可重用性。集成電路的模塊：集成電路的模塊：數(shù)字電路數(shù)字電路（成熟）和（成熟）和模擬電路模擬電路（不成熟）。（不成熟）?！白缘紫蛏献缘紫蛏稀痹O(shè)計路線，模塊設(shè)計過程：設(shè)計路線，模塊設(shè)計過程：根據(jù)晶體管仿真結(jié)果根據(jù)晶體管仿真結(jié)果提取電路宏模型提取電路宏模型。9.2 數(shù)字邏輯電路模塊級設(shè)計數(shù)字邏輯電路模塊級設(shè)計一、模塊級宏模型一、模塊級宏模型v 設(shè)計好的晶體管級數(shù)字電路可以首先被簡單設(shè)計好的晶體管級數(shù)字電路可以首先被簡單抽象為：抽象為：

5、對所有的輸入執(zhí)行邏輯運算來產(chǎn)生一對所有的輸入執(zhí)行邏輯運算來產(chǎn)生一個或多個輸出個或多個輸出。例如：。例如：ioVV 二輸入與非門二輸入與非門 反相器反相器BAININOUT二輸入或非門二輸入或非門 BAININOUT傳輸門傳輸門 CINOUT 晶體管級的數(shù)字邏輯電路輸入輸出電平的變化可以晶體管級的數(shù)字邏輯電路輸入輸出電平的變化可以被抽象為被抽象為高一級別的布爾代數(shù)描述高一級別的布爾代數(shù)描述，表現(xiàn)為，表現(xiàn)為功能相對功能相對獨立并且具有一定功能獨立并且具有一定功能的模塊。的模塊。 這些模塊這些模塊不再涉及具體的晶體管連接，也不再關(guān)心電路不再涉及具體的晶體管連接，也不再關(guān)心電路結(jié)構(gòu)，只是對電路邏輯行為

6、的抽象結(jié)構(gòu)，只是對電路邏輯行為的抽象，這就是數(shù)字邏輯電，這就是數(shù)字邏輯電路的模塊級宏模型。路的模塊級宏模型。用邏輯函數(shù)來描述的宏模型屬于用邏輯函數(shù)來描述的宏模型屬于行為級宏模型行為級宏模型。 模塊劃分的模塊劃分的基本原則基本原則是：各功能模塊之間的是：各功能模塊之間的連線盡連線盡可能少可能少、接口清晰接口清晰、規(guī)模合理規(guī)模合理、便于獨立加以性能描便于獨立加以性能描述和應(yīng)用述和應(yīng)用。 二、宏模型的電氣特性二、宏模型的電氣特性 v模塊的模塊的一階特性描述一階特性描述只考慮模塊最基本的功能，只考慮模塊最基本的功能，不反映模塊的電氣特性和其不反映模塊的電氣特性和其他物理特性他物理特性，例如，對非門電路

7、來說，并沒有考慮其上升時間、下降例如，對非門電路來說，并沒有考慮其上升時間、下降時間、延遲時間、電源電壓、邏輯電平、功耗和面積等時間、延遲時間、電源電壓、邏輯電平、功耗和面積等性能。性能。v模塊的模塊的二階特性描述二階特性描述包含電氣特性的模型包含電氣特性的模型。在完成邏輯功能抽象的同時，還。在完成邏輯功能抽象的同時，還給出電路的驅(qū)動能力、漏電流功耗、面積、一定負(fù)載時給出電路的驅(qū)動能力、漏電流功耗、面積、一定負(fù)載時的上升的上升/下降時間等信息。下降時間等信息。需要采用需要采用VHDL或或Verilog兩種數(shù)字電路硬件描述語言來兩種數(shù)字電路硬件描述語言來描述這些電特性。描述這些電特性。三、版圖布

8、局與布線三、版圖布局與布線大規(guī)模的數(shù)字集成電路一般可以采用大規(guī)模的數(shù)字集成電路一般可以采用基于標(biāo)準(zhǔn)單元基于標(biāo)準(zhǔn)單元庫的自動布局布線庫的自動布局布線來完成版圖設(shè)計。來完成版圖設(shè)計。中小規(guī)?；蛩俣群兔娣e需要特別優(yōu)化的數(shù)字電路，中小規(guī)?；蛩俣群兔娣e需要特別優(yōu)化的數(shù)字電路，可以或必須采用可以或必須采用手工的版圖設(shè)計手工的版圖設(shè)計方法完成模塊級版圖方法完成模塊級版圖設(shè)計。設(shè)計。采用采用層次化層次化的版圖設(shè)計方法，調(diào)用各設(shè)計好的門電的版圖設(shè)計方法，調(diào)用各設(shè)計好的門電路版圖，然后進(jìn)行布局和布線路版圖，然后進(jìn)行布局和布線 。注重版圖的注重版圖的規(guī)整性規(guī)整性 。三、版圖布局與布線三、版圖布局與布線輸入總線輸入鎖

9、存器全加器單元輸出鎖存器輸出總線時鐘一個加法器的布局規(guī)劃一個加法器的布局規(guī)劃 9.3 模擬電路模塊級設(shè)計模擬電路模塊級設(shè)計 從模擬電路的從模擬電路的線性特征線性特征和和非線性特征非線性特征兩個方兩個方面來討論如何將設(shè)計好的晶體管級模擬電路抽面來討論如何將設(shè)計好的晶體管級模擬電路抽象成高一級別的宏模型。象成高一級別的宏模型。一、線性電路宏模型一、線性電路宏模型 線性模擬電路線性模擬電路，如小信號放大器、運算放大器等，如小信號放大器、運算放大器等，可以可以通過構(gòu)造二端口或多端口等效網(wǎng)絡(luò)的方法實現(xiàn)從通過構(gòu)造二端口或多端口等效網(wǎng)絡(luò)的方法實現(xiàn)從晶體管級到模塊級的抽象晶體管級到模塊級的抽象。這種端口等效網(wǎng)

10、絡(luò)可以借。這種端口等效網(wǎng)絡(luò)可以借助于助于SPICE程序中的四種受控源程序中的四種受控源來加以描述。來加以描述。關(guān)心的不再是網(wǎng)絡(luò)內(nèi)部晶體管級的電路拓?fù)?、器件參?shù)關(guān)心的不再是網(wǎng)絡(luò)內(nèi)部晶體管級的電路拓?fù)?、器件參?shù)等具體細(xì)節(jié)，等具體細(xì)節(jié)，而是采用諸如而是采用諸如Y參數(shù)和參數(shù)和Z參數(shù)等端口網(wǎng)絡(luò)參數(shù)從宏觀角度參數(shù)等端口網(wǎng)絡(luò)參數(shù)從宏觀角度來描述電路的功能，來描述電路的功能，所得到的宏模型屬于所得到的宏模型屬于構(gòu)造法宏模型構(gòu)造法宏模型。 一、線性電路宏模型一、線性電路宏模型 與數(shù)字電路宏模型類似，模擬電路的宏模與數(shù)字電路宏模型類似，模擬電路的宏模型描述也有一階模型和二階模型之分。型描述也有一階模型和二階模型之

11、分。 一階模型一階模型 反映模塊重要功能的性能參數(shù)。反映模塊重要功能的性能參數(shù)。 二階模型二階模型 在某些情況下可以忽略的性能參數(shù)。在某些情況下可以忽略的性能參數(shù)。+-+-ZoZi+-+VinVoutVosIos2+-ViAvVi- 根據(jù)根據(jù)一階模型一階模型，無法得到其共模抑制比、帶寬、建立，無法得到其共模抑制比、帶寬、建立時 間 等 重 要 特 性 。 因 此 包 括時 間 等 重 要 特 性 。 因 此 包 括 CMRR、 電 源 抑 制 比、 電 源 抑 制 比（PSRR）、高階零極點傳遞函數(shù)、壓擺率、噪聲源、輸）、高階零極點傳遞函數(shù)、壓擺率、噪聲源、輸出電壓范圍、功耗等參數(shù)的模型可認(rèn)為

12、是運算放大器的出電壓范圍、功耗等參數(shù)的模型可認(rèn)為是運算放大器的二二階模型階模型。 運算放大器運算放大器一階模型一階模型示例示例 二、非線性電路宏模型二、非線性電路宏模型 非線性模擬電路非線性模擬電路包括非線性功率放大器包括非線性功率放大器PA、壓控振蕩器壓控振蕩器VCO和混頻器等。以和混頻器等。以VCO為例，當(dāng)為例，當(dāng)完成晶體管級的設(shè)計后，無論是環(huán)形完成晶體管級的設(shè)計后，無論是環(huán)形VCO還是還是LC VCO，理想情況下，理想情況下，VCO輸出的信號頻率輸出的信號頻率是控制電壓是控制電壓Vcont的線性函數(shù)：的線性函數(shù)：contVCOFRoutVK FR為為VCO的的“自由振蕩自由振蕩”頻率，單

13、位為頻率，單位為rad；KVCO為為VCO的的“增益增益”，單位為，單位為rad/(s V) 在鎖相環(huán)路中，壓控振蕩器輸出對環(huán)路起作用的在鎖相環(huán)路中，壓控振蕩器輸出對環(huán)路起作用的不是瞬時角頻率而是它的瞬時相位，而相位是頻不是瞬時角頻率而是它的瞬時相位，而相位是頻率對時間的積分。率對時間的積分。 contVCOFRoutVK tdttVKtdtt0t0contVCOFRout dttVKtcontt0VCO壓控振蕩器在鎖相環(huán)路中起了一次積分作用，被壓控振蕩器在鎖相環(huán)路中起了一次積分作用，被稱為鎖相環(huán)路中的稱為鎖相環(huán)路中的固有積分環(huán)節(jié)固有積分環(huán)節(jié)。 當(dāng)不考慮當(dāng)不考慮VCO的相位噪聲等二階特性時，其

14、一的相位噪聲等二階特性時，其一階模型為：階模型為： 這個例子說明，非線性模擬電路雖然不能夠像這個例子說明，非線性模擬電路雖然不能夠像線性模擬電路那樣，通過線性元件構(gòu)造等效電路線性模擬電路那樣，通過線性元件構(gòu)造等效電路的方法實現(xiàn)從晶體管級到模塊級的抽象，但可以的方法實現(xiàn)從晶體管級到模塊級的抽象，但可以使用使用數(shù)學(xué)函數(shù)數(shù)學(xué)函數(shù)對其行為進(jìn)行抽象，所獲得的宏模對其行為進(jìn)行抽象，所獲得的宏模型屬于型屬于行為級宏模型行為級宏模型。 三、版圖布局與布線三、版圖布局與布線 好的模擬集成電路版圖可以好的模擬集成電路版圖可以將串?dāng)_、失配、將串?dāng)_、失配、噪聲等效應(yīng)減至最小噪聲等效應(yīng)減至最小。 晶體管級的版圖設(shè)計主要

15、側(cè)重于晶體管級的版圖設(shè)計主要側(cè)重于器件的版圖器件的版圖設(shè)計和布局布線設(shè)計和布局布線， 模塊級的版圖設(shè)計主要側(cè)重于各模塊級的版圖設(shè)計主要側(cè)重于各模塊的布局模塊的布局以及模塊間的連線以及模塊間的連線。敏感的模擬電路中擺幅的模擬電路大擺幅的模擬電路低速數(shù)字電路高速數(shù)字電路數(shù)字輸出緩沖器數(shù)模混合數(shù)?；旌螴C版圖布局示例版圖布局示例 了解各模塊特點：了解各模塊特點：大信號大信號vs.小信號小信號高壓大功率高壓大功率vs.低低壓小功率壓小功率大電流路徑大電流路徑vs.小小電流路徑電流路徑合理的布局分割：合理的布局分割：敏感的模塊加敏感的模塊加保保護(hù)環(huán)，護(hù)環(huán)，PN結(jié)隔離結(jié)隔離等等v當(dāng)模擬電路和數(shù)字電路設(shè)計在

16、同一襯底上時，還需當(dāng)模擬電路和數(shù)字電路設(shè)計在同一襯底上時，還需要考慮要考慮電源線和地線的布線電源線和地線的布線。v通常，數(shù)字和模擬電路通常，數(shù)字和模擬電路采用各自獨立的電源和地線采用各自獨立的電源和地線管腳可以達(dá)到最好的抗干擾效果，減小耦合噪聲管腳可以達(dá)到最好的抗干擾效果，減小耦合噪聲。 模擬電路數(shù)字電路焊盤管腳管腳焊盤焊盤管腳焊盤管腳數(shù)?；旌蠑?shù)模混合IC的電源和地布線的電源和地布線 9.4 IP設(shè)計簡介設(shè)計簡介 IP（Intellectual Property）的的含義是含義是“知知識產(chǎn)權(quán)識產(chǎn)權(quán)”，是目前集成電路設(shè)計中的一種新概，是目前集成電路設(shè)計中的一種新概念。念。 通常講的通常講的IP核

17、（核（IP Core）是指是指已經(jīng)設(shè)計優(yōu)已經(jīng)設(shè)計優(yōu)化好、經(jīng)過驗證、功能復(fù)雜、可以嵌入到其他化好、經(jīng)過驗證、功能復(fù)雜、可以嵌入到其他電路中重復(fù)使用的集成電路模塊電路中重復(fù)使用的集成電路模塊。 減輕了設(shè)計工程師的負(fù)擔(dān)，避免了重復(fù)勞動，減輕了設(shè)計工程師的負(fù)擔(dān)，避免了重復(fù)勞動，提高了設(shè)計效率，縮短了產(chǎn)品進(jìn)入市場的周期。提高了設(shè)計效率，縮短了產(chǎn)品進(jìn)入市場的周期。一、一、IP的發(fā)展的發(fā)展 v 最初，各工藝加工廠為擴(kuò)大業(yè)務(wù)，便以精心最初，各工藝加工廠為擴(kuò)大業(yè)務(wù)，便以精心設(shè)計并經(jīng)過工藝驗證的標(biāo)準(zhǔn)單元吸引設(shè)計并經(jīng)過工藝驗證的標(biāo)準(zhǔn)單元吸引IC設(shè)計師，設(shè)計師，向他們免費提供數(shù)據(jù)資料。向他們免費提供數(shù)據(jù)資料。 v 如

18、今的如今的IP已經(jīng)成為已經(jīng)成為IC設(shè)計的一項獨立技術(shù)，設(shè)計的一項獨立技術(shù)，成為實現(xiàn)成為實現(xiàn)SOC設(shè)計的技術(shù)支撐，成為設(shè)計的技術(shù)支撐，成為ASIC設(shè)設(shè)計方法學(xué)中的學(xué)科分支。計方法學(xué)中的學(xué)科分支。 二、二、IP設(shè)計的層次設(shè)計的層次 vIP內(nèi)核模塊：內(nèi)核模塊：行為行為（Behavior）、）、結(jié)構(gòu)結(jié)構(gòu)（Structure）和）和物理物理（Physical）。）。v對應(yīng)有主要描述功能行為的對應(yīng)有主要描述功能行為的“IP軟核軟核（Soft IP Core）”、完成結(jié)構(gòu)描述的、完成結(jié)構(gòu)描述的“IP固核固核（Firm IP Core）”和基于物理描述并經(jīng)過工和基于物理描述并經(jīng)過工藝驗證的藝驗證的“IP硬核硬

19、核（Hard IP Core）”三個層三個層次。次。v相當(dāng)于集成電路（器件或部件）的毛坯、半相當(dāng)于集成電路（器件或部件）的毛坯、半成品和成品的設(shè)計技術(shù)。成品和成品的設(shè)計技術(shù)。 IP軟核軟核通常是以某種通常是以某種硬件描述語言（硬件描述語言（HDL）文本文本提交給用戶。提交給用戶。已經(jīng)過已經(jīng)過RTL設(shè)計優(yōu)化設(shè)計優(yōu)化和和功能驗證功能驗證，但不包含任何，但不包含任何具體的具體的物理信息物理信息。根據(jù)根據(jù)HDL文本，用戶可以綜合出正確的門電路級文本，用戶可以綜合出正確的門電路級網(wǎng)表，并可以進(jìn)行后續(xù)的結(jié)構(gòu)設(shè)計，具有較大的網(wǎng)表，并可以進(jìn)行后續(xù)的結(jié)構(gòu)設(shè)計，具有較大的靈活性靈活性，可以很容易地借助，可以很容易

20、地借助EDA自動綜合工具與自動綜合工具與其他外部邏輯電路結(jié)合成一體，根據(jù)各種不同的其他外部邏輯電路結(jié)合成一體，根據(jù)各種不同的半導(dǎo)體工藝，設(shè)計成具有不同性能的器件。半導(dǎo)體工藝，設(shè)計成具有不同性能的器件。又稱為又稱為虛擬組件虛擬組件（Virtual Component, VC ） 。 IP硬核硬核是基于某種半導(dǎo)體工藝的是基于某種半導(dǎo)體工藝的物理設(shè)計物理設(shè)計。已有固定的已有固定的拓?fù)洳季滞負(fù)洳季趾秃途唧w工藝具體工藝，并已經(jīng)過工藝，并已經(jīng)過工藝驗證驗證，具有可保證的性能。，具有可保證的性能。其提供給用戶的形式是其提供給用戶的形式是電路物理結(jié)構(gòu)掩膜版圖電路物理結(jié)構(gòu)掩膜版圖和和全套工藝文件全套工藝文件，是可以直接使用的全套技術(shù)。，是可以直接使用的全套技術(shù)。與軟核相比，利用硬核進(jìn)行集成電路設(shè)計受到的與軟核相比，利用硬核進(jìn)行集成電路設(shè)計受到的限制多，但是限制多，但是容易一次流片成功容易一次流片成功，其進(jìn)行知識產(chǎn)，其