位全加器設(shè)計(jì)

1、可編程邏輯器件設(shè)計(jì)大作業(yè)題 目 四位全加器設(shè)計(jì) 學(xué) 院 自動(dòng)化與電氣工程學(xué)院班 級 姓 名 學(xué) 號 2104年 12月 30 日 目錄摘要11.設(shè)計(jì)目的22.設(shè)計(jì)要求23.設(shè)計(jì)原理23.1.四位全加器23.2.四位全加器的原理圖44.設(shè)計(jì)方案44.1.仿真軟件44.2.全加器原理54.2.1一位全加器的設(shè)計(jì)與原理54.2.2四位全加器的原理及程序設(shè)計(jì)55.程序設(shè)計(jì)76.仿真及結(jié)果8總結(jié)與體會(huì)10參考文獻(xiàn)111摘要VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式、描述風(fēng)格以及語法是十分類似于一般的計(jì)算機(jī)高級語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將

2、一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。本次設(shè)計(jì)是用VHDL語言設(shè)計(jì)四位全加器，并用Quartus II仿真。關(guān)鍵詞：VHDL 四位全加器 Quartus II四位全加器設(shè)計(jì)1. 設(shè)計(jì)目的復(fù)習(xí)加法器的原理，掌握加法器的設(shè)計(jì)實(shí)現(xiàn)方法，設(shè)計(jì)實(shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計(jì)中常用的4位全加器，在此基礎(chǔ)上進(jìn)一步熟悉MAX+PLUS或Quartus I

3、I軟件的使用方法，熟練掌握EDA的圖形編程方法、開發(fā)流程、以及組合邏輯電路的設(shè)計(jì)、分析、綜合、仿真方法。2. 設(shè)計(jì)要求1）復(fù)習(xí)EDA的相關(guān)技術(shù)與方法；2）掌握VHDL或者Verilog語言，并要求能編寫程序。3）Quartus軟件的使用：掌握程序編輯、編譯、調(diào)試、仿真方法。4）設(shè)計(jì)相關(guān)簡單的電路，完成既定的功能。3.設(shè)計(jì)原理3.1.四位全加器加法器是數(shù)字系統(tǒng)中的基本邏輯器件。例如：為了節(jié)省資源，減法器和硬件乘法器都可由加法器來構(gòu)成。但寬位加法器的設(shè)計(jì)是很耗費(fèi)資源的，因此在實(shí)際的設(shè)計(jì)和相關(guān)系統(tǒng)的開發(fā)中需要注意資源的利用率和進(jìn)位速度等兩方面的問題。多位加法器的構(gòu)成有兩種方式：并行進(jìn)位和串行進(jìn)位方式

4、。并行進(jìn)位加法器設(shè)有并行進(jìn)位產(chǎn)生邏輯，運(yùn)算速度快；串行進(jìn)位方式是將全加器級聯(lián)構(gòu)成多位加法器。通常，并行加法器比串行級聯(lián)加法器占用更多的資源，并且隨著位數(shù)的增加，相同位數(shù)的并行加法器比串行加法器的資源占用差距也會(huì)越來越大。四位全加器可對兩個(gè)多位二進(jìn)制數(shù)進(jìn)行加法運(yùn)算，同時(shí)產(chǎn)生進(jìn)位。當(dāng)兩個(gè)二進(jìn)制數(shù)相加時(shí)，較高位相加時(shí)必須加入較低位的進(jìn)位項(xiàng)（Ci），以得到輸出為和（S）和進(jìn)位（C0）。其中CIN表示輸入進(jìn)位位，COUT表示輸出進(jìn)位位，輸入A和B分別表示加數(shù)和被加數(shù)。輸出SUMABCIN，當(dāng)SUM大于255時(shí)，COUT置1。其管腳圖如下：圖3-1 四位全加器管腳圖全加器是能進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位

5、信號相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號的加法電路。其真值表如表1所示：表1 全加器真值表輸入輸出abcinscout0000001010100101100100110011011010111111根據(jù)真值表可得出下列表達(dá)式： 根據(jù)以上表達(dá)式，可以用數(shù)據(jù)流方式設(shè)計(jì)出1位全加器。要設(shè)計(jì)的是4位全加器，這里采用串行進(jìn)位來設(shè)計(jì)。先設(shè)計(jì)4個(gè)1位的全加器，然后將低位的進(jìn)位輸出與高位的進(jìn)位輸入相連，將要進(jìn)行加法運(yùn)算的兩個(gè)4位數(shù)的每一位分別作為每一個(gè)1位全加器的輸入，進(jìn)行加法運(yùn)算，所有的1位全加器的輸出組成一個(gè)4位數(shù)，即輸入的兩個(gè)4位數(shù)之和，最高位的全加器產(chǎn)生的進(jìn)位輸出即兩個(gè)4位數(shù)求和的進(jìn)位輸出。3.2.

6、四位全加器的原理圖a(0)b(0)s(0)cina(1)b(1)s(1)a(2)b(2)s(2)a(3)b(3)s(3)coutcoutcoutcoutcincincin04位全加器的原理圖如圖3-2所示：圖3-2 四位全加器原理圖根據(jù)圖3-2所示，可以采用結(jié)構(gòu)化描述方式設(shè)計(jì)4位全加器。4. 設(shè)計(jì)方案4.1.仿真軟件Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD

7、設(shè)計(jì)流程。Quartus II 除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 4.2.全加器原理4.2.1一位全加器的設(shè)計(jì)與原理一位全加器的原理圖如下：圖4-1 一位全加器原理圖一位全加器的程序設(shè)計(jì)：ENTITY adder1 IS -1位全加器設(shè)計(jì)PORT(a,b,cin:IN STD_LOGIC; s,cout:OUT STD_LOGIC);END adder1;ARCHITECTURE dataflow OF adder1 IS -用數(shù)據(jù)流方式設(shè)計(jì)1位全加器SIGNAL tmp:STD_LOGIC; -用tm

8、p表示abBEGINtmp<=a XOR b AFTER 10 ns;s<=tmp XOR cin AFTER 10 ns;cout<=(a AND b)OR(tmp AND cin) AFTER 20 ns;END dataflow;4.2.2四位全加器的原理及程序設(shè)計(jì)要設(shè)計(jì)的是4位全加器是采用串行進(jìn)位來設(shè)計(jì)的。首先根據(jù)已經(jīng)設(shè)計(jì)好的一位的全加器通過將低位的進(jìn)位輸出與高位的進(jìn)位輸入相連的方法，組成所需要的四位全加器。其程序如下:ENTITY adder4 IS -4位全加器設(shè)計(jì)PORT(a,b:IN STD_LOGIC_VECTOR(3 DOWNTO 0); cin:IN S

9、TD_LOGIC; s:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); cout:OUT STD_LOGIC);END adder4;ARCHITECTURE structural OF adder4 IS -用結(jié)構(gòu)化描述風(fēng)格設(shè)計(jì)4位全加器COMPONENT adder1PORT(a,b,cin:IN STD_LOGIC; s,cout:OUT STD_LOGIC);END COMPONENT;SIGNAL x,y,z:STD_LOGIC;FOR u1,u2,u3,u4:adder1 USE ENTITY WORK.adder1(dataflow);BEGINu1:adde

10、r1 PORT MAP(a(0),b(0),cin,s(0),x);u2:adder1 PORT MAP(a(1),b(1),x,s(1),y);u3:adder1 PORT MAP(a(2),b(2),y,s(2),z);u4:adder1 PORT MAP(a(3),b(3),z,s(3),cout);END structural;四位全加器的原理圖：圖4-2 四位全加器原理圖5.程序設(shè)計(jì)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;

11、ENTITY adder1 IS -1位全加器設(shè)計(jì)PORT(a,b,cin:IN STD_LOGIC; s,cout:OUT STD_LOGIC);END adder1;ARCHITECTURE dataflow OF adder1 IS -用數(shù)據(jù)流方式設(shè)計(jì)1位全加器SIGNAL tmp:STD_LOGIC; -用tmp表示abBEGINtmp<=a XOR b AFTER 10 ns;s<=tmp XOR cin AFTER 10 ns;cout<=(a AND b)OR(tmp AND cin) AFTER 20 ns;END dataflow;LIBRARY IEEE;

12、USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY adder4 IS -4位全加器設(shè)計(jì)PORT(a,b:IN STD_LOGIC_VECTOR(3 DOWNTO 0); cin:IN STD_LOGIC; s:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); cout:OUT STD_LOGIC);END adder4;ARCHITECTURE structural OF adder4 IS -用結(jié)構(gòu)化描述風(fēng)格設(shè)計(jì)4位全加器COMPON

13、ENT adder1PORT(a,b,cin:IN STD_LOGIC; s,cout:OUT STD_LOGIC);END COMPONENT;SIGNAL x,y,z:STD_LOGIC;FOR u1,u2,u3,u4:adder1 USE ENTITY WORK.adder1(dataflow);BEGINu1:adder1 PORT MAP(a(0),b(0),cin,s(0),x);u2:adder1 PORT MAP(a(1),b(1),x,s(1),y);u3:adder1 PORT MAP(a(2),b(2),y,s(2),z);u4:adder1 PORT MAP(a(3),

14、b(3),z,s(3),cout);END structural;6.仿真及結(jié)果根據(jù)上面的程序我進(jìn)行了仿真，首先是對1位全加器進(jìn)行仿真，結(jié)果如圖6-1所示：圖6-1 1位全加器仿真圖由圖6-1可以看出，1位全加器的仿真結(jié)果與表1相符，說明1位全加器設(shè)計(jì)成功。然后我又對4位全加器進(jìn)行仿真，結(jié)果如圖6-2所示：圖6-2 4位全加器仿真圖由圖6-2可以看出，對設(shè)計(jì)的全加器進(jìn)行了2組數(shù)據(jù)的仿真，由于4位全加器最低位的進(jìn)位為0，因此將cin置0，仿真的結(jié)果與實(shí)際的運(yùn)算結(jié)果是相同的。由仿真結(jié)果可知，設(shè)計(jì)的程序完成了全加器的功能，因此該程序正確?？偨Y(jié)與體會(huì)時(shí)光飛逝，一轉(zhuǎn)眼，一個(gè)學(xué)期又進(jìn)尾聲了，本學(xué)期的能力拓

15、展強(qiáng)化訓(xùn)練也完成了。俗話說“好的開始是成功的一半”。說起課程設(shè)計(jì)，我認(rèn)為最重要的就是做好設(shè)計(jì)的預(yù)習(xí)，認(rèn)真的研究老師給的題目，選一個(gè)自己有興趣的題目。其次，老師對實(shí)驗(yàn)的講解要一絲不茍的去聽去想，因?yàn)橹挥卸济靼琢?，做起設(shè)計(jì)就會(huì)事半功倍，如果沒弄明白，就迷迷糊糊的去選題目做設(shè)計(jì)，到頭來一點(diǎn)收獲也沒有。最后，要重視程序的模塊化，修改的方便，也要注重程序的調(diào)試，掌握其方法。當(dāng)然，這其中也有很多問題，第一、不夠細(xì)心比如由于粗心大意，由于對課本理論的不熟悉導(dǎo)致編程出現(xiàn)錯(cuò)誤。第二，是在學(xué)習(xí)態(tài)度上，這次課設(shè)是對我的學(xué)習(xí)態(tài)度的一次檢驗(yàn)。對于這次課程設(shè)計(jì)，我的第一大心得體會(huì)就是作為一名工程技術(shù)人員，要求具備的首要素

16、質(zhì)絕對應(yīng)該是嚴(yán)謹(jǐn)。我們這次課程設(shè)計(jì)所遇到的多半問題多數(shù)都是由于我們不夠嚴(yán)謹(jǐn)。第三，在做人上，我認(rèn)識到，無論做什么事情，只要你足夠堅(jiān)強(qiáng)，有足夠的毅力與決心，有足夠的挑戰(zhàn)困難的勇氣，就沒有什么辦不到的。從開始得到老師給定課題時(shí)的一臉茫然到老師講解后內(nèi)容的初步了解再到自己通過查資料、與同學(xué)共同探討、經(jīng)過老師指導(dǎo)后，自己設(shè)計(jì)并寫出這份課程報(bào)告，心中充滿了成就感。通過課程設(shè)計(jì)還拓寬了知識面，學(xué)到了很多課本上沒有的知識，報(bào)告只有自己去做能加深對知識的理解，任何困難只有自己通過努力去克服才能收獲成功的喜悅。本次課程設(shè)計(jì)還讓我明白了理論聯(lián)系實(shí)際的重要性，只有通過實(shí)際的動(dòng)手才能加深對于理論知識的理解。在做課程設(shè)計(jì)的過程中我發(fā)現(xiàn)自己對課本知識的理解不夠深刻，掌握的不太牢靠，以后一定會(huì)努力地溫習(xí)以前的知識。再次感謝老師的輔導(dǎo)以及同學(xué)的幫助，是他們讓我有了一個(gè)更好的認(rèn)識