基于DDS技術(shù)的信號源畢業(yè)設(shè)計(jì)

1、 PAGE29 / NUMPAGES29 畢 業(yè) 設(shè) 計(jì)（論 文）設(shè)計(jì)(論文)題目： 基于DDS技術(shù)的信號源設(shè)計(jì) 目 錄 TOC o 1-3 u 摘要 PAGEREF _Toc306910280 h IIIAbstract PAGEREF _Toc306910281 h IV第一章緒論 PAGEREF _Toc306910282 h 11.1課題研究背景 PAGEREF _Toc306910283 h 11.2課題研究意義 PAGEREF _Toc306910284 h 11.3 DDS技術(shù)的發(fā)展 PAGEREF _Toc306910285 h 2第二章直接頻率合成技術(shù)的原理分析 PAGERE

2、F _Toc306910286 h 32.1 DDS技術(shù)的原理和特點(diǎn) PAGEREF _Toc306910287 h 32.2 DDS的結(jié)構(gòu)分析 PAGEREF _Toc306910288 h 3 2.2.1 DDS相位累加器32.3 DDS的雜散分析 PAGEREF _Toc306910288 h 32.3.1 相位截?cái)嗾`差分析 PAGEREF _Toc306910288 h 32.3.2幅度量化誤差分析 PAGEREF _Toc306910288 h 32.3.3D/A輸出誤差分析 PAGEREF _Toc306910288 h 3第三章信號源的整體設(shè)計(jì)分析 PAGEREF _Toc306

3、910290 h 53.1頻率合成源的指標(biāo)要求 PAGEREF _Toc306910291 h 53.2總體方案的分析 PAGEREF _Toc306910294 h 63.2.1 DDS芯片選取 PAGEREF _Toc306910295 h 63.2.2 AD9854芯片介紹 PAGEREF _Toc306910296 h 73.3 輸出頻譜分析 PAGEREF _Toc306910299 h 73.4 高速復(fù)雜控制實(shí)現(xiàn) PAGEREF _Toc306910300 h 9第四章系統(tǒng)硬件設(shè)計(jì) PAGEREF _Toc306910303 h 104.1 系統(tǒng)總體設(shè)計(jì) PAGEREF _Toc3

4、06910304 h 104.2AD9854模塊硬件設(shè)計(jì) PAGEREF _Toc306910305 h 104.3 FPGA控制模塊硬件設(shè)計(jì) PAGEREF _Toc306910306 h 10第五章系統(tǒng)軟件設(shè)計(jì) PAGEREF _Toc306910312 h 155.1信號產(chǎn)生模塊設(shè)計(jì)155.2人機(jī)交互界面 PAGEREF _Toc306910314 h 15第六章系統(tǒng)調(diào)試與分析 PAGEREF _Toc306910317 h 196.1 硬件調(diào)試 PAGEREF _Toc306910318 h 196.2輸出功率精度測試 PAGEREF _Toc306910319 h 196.3 雜散測

5、試 PAGEREF _Toc306910320 h 196.4主要技術(shù)指標(biāo) PAGEREF _Toc306910322 h 23第七章總結(jié)與展望 PAGEREF _Toc306910323 h 24參考文獻(xiàn) PAGEREF _Toc306910324 h 25附錄 PAGEREF _Toc306910325 h 27致 PAGEREF _Toc306910326 h 28基于DDS技術(shù)的信號源設(shè)計(jì)摘 要頻率合成器是現(xiàn)代電子系統(tǒng)的重要組成部分，它作為電子系統(tǒng)的“心臟”，在通信、雷達(dá)、導(dǎo)航、廣播電視、遙控遙測等許多領(lǐng)域中得到了廣泛的應(yīng)用。為了適應(yīng)現(xiàn)代電子技術(shù)的不斷發(fā)展和市場要求，研究制作高性能的任

6、意波形發(fā)生器十分有必要，而且意義重大?；贒DS技術(shù)的信號源，由于可以獲得很高的頻率穩(wěn)定度和精確度，同時(shí)可以根據(jù)需要方便地實(shí)現(xiàn)各種比較復(fù)雜的調(diào)頻、調(diào)相和調(diào)幅功能，因此發(fā)展非常迅速。目前我國波形發(fā)生器還沒有形成真正的產(chǎn)業(yè)，并且我國目前在波形發(fā)生器的的種類和性能都與國外同類產(chǎn)品存在較大的差距，因此加緊對這類產(chǎn)品的研制顯得迫在眉睫。本設(shè)計(jì)以直接數(shù)字頻率合成芯片AD9854為核心，實(shí)現(xiàn)了高性價(jià)比、低相噪和低雜散的DDS信號發(fā)生器。使用EP1C6Q240C8N 型FPGA作為AD9854的控制單元，MSP430F449型單片機(jī)作為與PC進(jìn)行通信，設(shè)計(jì)了一款輸出頻率圍為0.1Hz至120MHz;，雜散30

7、dBc的信號發(fā)生器。該信號發(fā)生器具有雙路正交輸出，可完成線性調(diào)頻、相移鍵控和頻移鍵控等調(diào)制功能，具有常規(guī)信號發(fā)生器所不具備的輸出信號通信制式捷變功能，具有低功耗、高穩(wěn)定和高性價(jià)比的特點(diǎn)，可作為目前數(shù)字通信設(shè)備、雷達(dá)和其他電子設(shè)備的檢測儀表和系統(tǒng)集成部件。關(guān)鍵詞：直接數(shù)字頻率合成（DDS）；信號發(fā)生器；AD9854 Based on the signal source of DDS technology designAbstractFrequency synthesizer modern electronic system is the important component of the el

8、ectronic system as a heart, in communication, radar, navigation, radio and television, remote control telemetry, and many other areas have been widely used. In order to adapt to the modern electronic technology development and the market requirement, the research production of high performance arbit

9、rary waveform generator very necessary, but also of great significance. Based on the signal source of DDS technology, because it can get very high frequency stability and precision, and at the same time can according to need realized all kinds of complex FM, jamming and an am function, it is develop

10、ing very fast. At present our country waveform generator have not form a real industry, and in our country at present in the type of the waveform generator and performance with the same products abroad is a substantial gap, therefore stepping up to this kind of products of research appears imminent.

11、This design by direct digital frequency synthesis chip AD9854 as the core, realized the high performance, low in noise and low stray DDS of signal generator. Use EP1C6Q240C8N type as the control unit AD9854 FPGA, MSP430F449 type single chip microcomputer as and PC for communications, design a kind o

12、f output frequency range of 0.1 Hz to 120 MHz; , stray 30 dBc signal generator. The signal generator has double road orthogonal output can be complete linear FM, phase shift keying and FSK etc modulation function with conventional signal generator has become the output signal communication system fu

13、nction with low power consumption, high stability and high ratio of performance characteristics, and can be used for digital communication equipment, radar and other electronic equipment testing instrument and system integration componentsKey words:DirectDigitalSynthesis; Signalgenerator; AD9854第一章

14、緒 論1.1課題研究背景在通信技術(shù)領(lǐng)域中，經(jīng)常要用一些信號作為測量基準(zhǔn)信號或輸入信號，也就是所謂的信號發(fā)生器。信號發(fā)生器有很多種，包括正弦波信號發(fā)生器、函數(shù)信號發(fā)生器、脈沖信號發(fā)生器、掃描發(fā)生器、任意波形發(fā)生器、合成信號發(fā)生器等。作為通信系統(tǒng)中必非常重要組成部分的信號發(fā)生器，在很大程度上決定了系統(tǒng)的性能，因而常稱之為電子系統(tǒng)的“心臟”。隨著通信技術(shù)的發(fā)展，對信號源的要求越來越高，需要的輸出頻率高達(dá)微波頻段甚至更高，頻率圍從零Hz到幾GHz；頻率分辨率達(dá)到mHz甚至更小，相應(yīng)頻點(diǎn)數(shù)更多。同時(shí)，對頻率合成器功耗、體積、重量等也有更高的要求。而傳統(tǒng)的信號源采用振蕩器，只能產(chǎn)生少數(shù)幾種波形，自動(dòng)化程度

15、較低，且儀器體積大、靈活性與準(zhǔn)確度差。而現(xiàn)在要求信號發(fā)生器能產(chǎn)生波形的種類多、頻率高，而且還要體積小、可靠性高、操作靈活、使用方便與可由計(jì)算機(jī)控制。所以要實(shí)現(xiàn)高性能的信號發(fā)生器，必須在技術(shù)手段上有新的突破。直接數(shù)字頻率合成（Direct Digital Synthesizer，簡稱：DDS）技術(shù)是一種新的全數(shù)字的頻率合成原理，它從相位的角度出發(fā)直接合成所需波形。這種技術(shù)由美國學(xué)者J.Tiercy,M.Rader和B.Gold于1971年首次提出，但限于當(dāng)時(shí)的技術(shù)和工藝水平，DDS技術(shù)僅僅在理論上進(jìn)行了一些探討，而沒有應(yīng)用到實(shí)際中去。近30年來，隨著超大規(guī)模集成、復(fù)雜可編程邏輯器件、現(xiàn)場可編程門

16、陣列等技術(shù)的出現(xiàn)以與對DDS理論的進(jìn)一步探討，使得DDS得到了飛速的發(fā)展。由于其具有頻率轉(zhuǎn)換快、分辨率高、頻率合成圍寬、相位噪聲低且相位可控制的優(yōu)點(diǎn)，因此，DDS技術(shù)常用于產(chǎn)生頻率快、轉(zhuǎn)換速度快、分辨率高、相位可控的信號，廣泛應(yīng)用于電子測量、調(diào)頻通信、電子對抗等領(lǐng)域。近年來，已有DDS技術(shù)的波形發(fā)生器陸續(xù)被研制、生產(chǎn)和投入應(yīng)用。1.2課題研究意義信號源是一種基本的電子設(shè)備，廣泛應(yīng)用于通信，雷達(dá)，測控，電子對抗以與現(xiàn)代化儀器儀表等領(lǐng)域，是一種為電子測量工作提供符合嚴(yán)格技術(shù)要求的電信號設(shè)備，和示波器、電壓表、頻率計(jì)等儀器一樣是最普遍、最基本也是應(yīng)用最廣泛的的電子儀器之一，幾乎所有電參量的測量都要用

17、到信號發(fā)生器。綜上所述，不論是在生產(chǎn)還是在科研與教學(xué)上，信號發(fā)生器都是電子工程師信號仿真試驗(yàn)的最佳工具。隨著現(xiàn)代電子技術(shù)的飛速發(fā)展，現(xiàn)代電子測量工作對信號發(fā)生器的性能提出了更高的要求，不僅要求能產(chǎn)生正弦信號源、脈沖信號源，還能根據(jù)需要產(chǎn)生函數(shù)信號源和高頻信號源，信號源常有三方面的用途：(1)激勵(lì)源，作為某些電器設(shè)備的激勵(lì)信號。(2)信號仿真，當(dāng)要研究一個(gè)電氣設(shè)備在某種實(shí)際環(huán)境下所受的影響時(shí)，需要施加具有與實(shí)際環(huán)境一樣特性的信號，加高頻干擾信號，這是舊需要對干擾信號進(jìn)行仿真。（3）校準(zhǔn)源，用于對一般信號源進(jìn)行校準(zhǔn)或?qū)Ρ龋袝r(shí)稱為標(biāo)準(zhǔn)源。 而傳統(tǒng)信號發(fā)生器采用專用芯片，成本高，控制方式不靈活，已經(jīng)

18、越來越不能滿足現(xiàn)代電子測量的需要，正逐步退出歷史舞臺?？梢?，為適應(yīng)現(xiàn)代電子技術(shù)的不斷發(fā)展和市場要求，研究制作高性能的任意波形發(fā)生器十分有必要，而且意義重大?；贒DS技術(shù)的信號源，由于可以獲得很高的頻率穩(wěn)定度和精確度，同時(shí)可以根據(jù)需要方便地實(shí)現(xiàn)各種比較復(fù)雜的調(diào)頻、調(diào)相和調(diào)幅功能，因此發(fā)展非常迅速，尤其是最近隨著現(xiàn)代電子技術(shù)的不斷發(fā)展，其應(yīng)用更是有了質(zhì)的飛躍。目前我國已經(jīng)開始研制信號發(fā)生器，并獲得了可喜的成果，但總的來說，我國波形發(fā)生器還沒有形成真正的產(chǎn)業(yè)，并且我國目前在波形發(fā)生器的的種類和性能都與國外同類產(chǎn)品存在較大的差距，因此加緊對這類產(chǎn)品的研制顯得迫在眉睫。1.3DDS技術(shù)的發(fā)展頻率合成器

19、是現(xiàn)代電子系統(tǒng)的重要組成部分，它作為電子系統(tǒng)的“心臟”，在通信、雷達(dá)、導(dǎo)航、廣播電視、遙控遙測等許多領(lǐng)域中得到了廣泛的應(yīng)用。隨羞電子技術(shù)的不斷發(fā)展，各類電子系統(tǒng)對頻率合成器的要求越來越高，對相位噪聲、頻率轉(zhuǎn)換時(shí)間、頻率分辨率、相對工作帶寬、功耗等多種指標(biāo)同時(shí)提出了很高的要求，推動(dòng)了頻率合成技術(shù)的發(fā)展。早期的頻率合成采取的是直接模擬頻率合成方式，由一個(gè)或多個(gè)參考頻率源經(jīng)分頻、倍頻、混頻、濾波得到所需頻率。DDS是直接數(shù)字頻率合成的簡稱。直接數(shù)字合成芯片技術(shù)是近10年來隨著微電子技術(shù)發(fā)展而發(fā)展起來的。DDS問世之初，構(gòu)成DDS元器件的速度的限制和數(shù)字化引起的噪聲這兩個(gè)主要缺點(diǎn)阻礙了DDS的發(fā)展與實(shí)

20、際應(yīng)用。近幾年超高速數(shù)字電路的發(fā)展以與對DDS的深入研究，DDS的最高工作頻率以與噪聲性能已接近并達(dá)到鎖相頻率合成器相當(dāng)?shù)乃?。DDS技術(shù)的實(shí)現(xiàn)依賴于高速、高性能的數(shù)字器件。第二章 直接頻率合成技術(shù)的原理分析2.1 DDS技術(shù)的原理和特點(diǎn)DDS的基本工作原理是：相位累加器以所設(shè)定的頻率控制字為步長在參考時(shí)鐘頻率下進(jìn)行累加，并同時(shí)輸出正弦查找表的地址，從而得到正弦信號數(shù)字表示量的輸出，再通過數(shù)模轉(zhuǎn)換得到模擬的正弦信號，最后經(jīng)過低通濾波器得到正弦波形。原理圖1.1即為如上表述的DDS基本原理框圖。圖1.1 DDS基本原理框圖由于DDS采用了全數(shù)字結(jié)構(gòu)，所以DDS技術(shù)具有區(qū)別于其它頻率合成技術(shù)的許多

21、特點(diǎn)：(1)頻率轉(zhuǎn)換時(shí)間短DDS是一個(gè)開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)，這種結(jié)構(gòu)使得DDS的頻率轉(zhuǎn)換時(shí)間極短。事實(shí)上，在DDS的頻率控制字改變之后，需經(jīng)過一個(gè)時(shí)鐘周期之后按照新的相位增量累加，才能實(shí)現(xiàn)頻率的轉(zhuǎn)換。因此，頻率轉(zhuǎn)換的時(shí)間等于頻率控制字的傳輸時(shí)間，也就是一個(gè)時(shí)鐘周期的時(shí)間。時(shí)鐘頻率越高，轉(zhuǎn)換時(shí)間越短。DDS頻率轉(zhuǎn)換時(shí)間可達(dá)納秒數(shù)量級，比使用其他的頻率合成方法都要短數(shù)個(gè)數(shù)量級。(2)頻率分辨率極高若時(shí)鐘正的頻率不變，DDS的頻率分辨率就由相位累加器的位數(shù)決定。只要增加相位累加器的位數(shù)即可獲得任意小的頻率分辨率。目前，大多數(shù)DDS的分辨率在1Hz數(shù)量級，許多小于lmHz甚至更小。(3)相位變化連

22、續(xù)改變DDS輸出頻率，實(shí)際上改變的每一個(gè)時(shí)鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號相位的連續(xù)性。(4)輸出頻率相對帶寬較寬輸出頻率帶寬為50正(理論值)。但考慮到低通濾波器的特性和設(shè)計(jì)難度以與對輸出信號雜散的抑制，實(shí)際的輸出頻率帶寬仍能達(dá)到40。(5)輸出波形的靈活性只要在DDS部加上相應(yīng)控制如調(diào)頻控制FM、調(diào)相控制PM和調(diào)幅控制AM，即可以方便靈活地實(shí)現(xiàn)調(diào)頻、調(diào)相和調(diào)幅功能，產(chǎn)生FSK、PSK、ASK和MSK等信號。另外，只要在DDS的波形存儲器存放不同波形數(shù)據(jù)，就可以實(shí)現(xiàn)各種波形輸出，如三角波、鋸齒波和矩形波甚至是任意的波形。當(dāng)DDS的

23、波形存儲器分別存放正弦和余弦函數(shù)表時(shí)，即可得到正交的兩路輸出。2.2 DDS的結(jié)構(gòu)分析DDS的基本結(jié)構(gòu)包括相位累加器，正弦查詢表ROM，數(shù)模轉(zhuǎn)換器DAC等。2.2.1 DDS相位累加器相位累加器是DDS最基本的組成部分，用于實(shí)現(xiàn)相位的累加并存儲其累加結(jié)果。相位累加器的基本結(jié)構(gòu)如圖1.2所示。圖1.2 相位累加器基本結(jié)構(gòu)它由一個(gè)N比特的加法器和一個(gè)N比特寄存器構(gòu)成，寄存器通常采用N個(gè)D觸發(fā)器來構(gòu)成。通過把上一個(gè)時(shí)鐘的累加結(jié)果反饋回加法器的輸入端而實(shí)現(xiàn)累加功能。從而使輸出結(jié)果每一個(gè)時(shí)鐘周期遞增FCW。這里N為相位累加器的字長，F(xiàn)CW稱為頻率控制字。在此基礎(chǔ)上，有人提出了改進(jìn)的相位累加器結(jié)構(gòu)如圖1.

24、3所示，該結(jié)構(gòu)降低了輸出頻譜對相位累加器初始狀態(tài)值的依賴程度，可降低雜散幅度約4dB。圖1.3 改進(jìn)的相位累加器結(jié)構(gòu)2.3 DDS的雜散分析2.3.1 相位截?cái)嗾`差為了提高頻率分辨率 , AD9854采用了 48 - Bit頻率控制寄存器 , 因此其相位累加器的寬度L = 48 ;另一方面 ,受 ROM存儲容量的限制 ,AD9854不可能嵌入 2L個(gè)幅度表 , 而是采取了一個(gè)折中的方法將ROM表的深度定為 2W(W= 17) 。這樣 , 在查表過程中 , 通常僅取相位累加器的高 17位作為索引 , 從而產(chǎn)生了相位截?cái)嗾`差。 但是 DDS的輸出通常都是正弦信號 ,因此 ,它的相位截?cái)嗑哂忻黠@的周

25、期性。尤其是當(dāng)系統(tǒng)時(shí)鐘頻率是輸出正弦波頻率的整數(shù)倍時(shí) , 這種周期性就更加明顯。這相當(dāng)于周期性的引入了一個(gè)截?cái)嗾`差 , 最終的影響就是輸出信號帶有一定的諧波分量。2.3.2 幅度量化誤差受波形ROM和DA轉(zhuǎn)換器字長的限制，存放在波形ROM中的正弦波形幅度碼字長也是有限的，從而產(chǎn)生了幅度量化誤差或有限字長效應(yīng)。幅度量化誤差在DDS輸出譜上表現(xiàn)為背景噪聲，其幅度遠(yuǎn)小于由于相位截?cái)嗪虳AC非線性引起的雜散信號幅度。2.3.3 D/A輸出誤差分析通常 D/A輸出信號并不是理想的模擬信號 ,而是理想信號的一個(gè)矩形近似 , 其頻譜是對正弦信號進(jìn)行周期延拓 , 而周期則等于 DDS的系統(tǒng)時(shí)鐘周期。 例如 A

26、D9854的系統(tǒng)時(shí)鐘為 300MHz ,若輸出一個(gè)70MHz的正弦波時(shí) , 會(huì)在 230MHz的地方出現(xiàn)諧波分量。第三章 信號源的整體設(shè)計(jì)分析3.1頻率合成源的指標(biāo)要求1. 輸出頻率圍為：0.1Hz至120MHz;2. 調(diào)制模式有：ASK；BPSK；FSK；Ramped FSK；Chirp；AM；FM3. 掃頻圍為：5MHz至30MHz；4. 調(diào)制度為：0 60%；5. 諧波失真小于：-30 dBc3.2總體方案的分析DDS芯片的選擇是頻率合成源系統(tǒng)設(shè)計(jì)的關(guān)鍵，因此，系統(tǒng)設(shè)計(jì)中選擇高性能高時(shí)鐘頻率DDS芯片是最關(guān)鍵的工作。3.2.1 DDS芯片選取本設(shè)計(jì)我們采用了AD公司的AD9854作為合成

27、信號源的核心。AD9854輸出頻率高，可以實(shí)現(xiàn)各種調(diào)制，方便實(shí)現(xiàn)多種自動(dòng)掃頻和可控掃頻，相位噪聲性能好，價(jià)格適中，在國可以直接購買，除了功耗大這個(gè)缺點(diǎn)外，其他各方面的性能指標(biāo)和功能參數(shù)都滿足信號源的要求。本設(shè)計(jì)就是應(yīng)用了DDS芯片AD9854進(jìn)行設(shè)計(jì)。3.2.2 AD9854芯片介紹AD9854是由 AD公司生產(chǎn)的單片 DDS芯片 ,它部集成了 48 - Bit頻率累加器、48 - Bit相位累加器、正余弦波形表、12位正交數(shù)模轉(zhuǎn)換器以與調(diào)制和控制電路 ,該芯片能夠在單片上完成頻率調(diào)制、 相位調(diào)制、 幅度調(diào)制以與 IQ正交調(diào)制等多種功能 , 因而具有很高的性能價(jià)格比和廣闊的應(yīng)用領(lǐng)域。AD985

28、4采用高度集成 CMOS技術(shù) , 其部含有同相、 正交兩個(gè)高速 12 - Bit D/ A轉(zhuǎn)換器 ,因而可以同時(shí)輸出同相、正交兩路信號。在高穩(wěn)定度時(shí)鐘的驅(qū)動(dòng)下 , AD9854可以輸出高品質(zhì)和高穩(wěn)定度的信號 ,其頻率、 幅度、 相位均可編程控制 ,編程速率可達(dá)100MHz。同時(shí) ,AD9854部還含有可編程控制的時(shí)鐘乘法器 ,其部時(shí)鐘速率最大可達(dá) 300MHz。 圖1.4所示是 AD9854的部結(jié)構(gòu)。AD9854可以通過部的一個(gè)長 39字節(jié)的寄存器表存儲有關(guān)的各種控制字和狀態(tài)字。用戶可通過I/ O與該寄存器表進(jìn)行通信 , I/ O緩沖區(qū)的容必須在更新脈沖的作用下才能刷新到寄存器表中 , 這樣可

29、以很好地達(dá)到同步。I/ O與外部有并行和串行兩種通信方式 ,工作在并行通信模式時(shí) ,端口的更新速率最高為 100MHz。圖1.4 AD9584部結(jié)構(gòu)3.3 輸出頻譜分析在本設(shè)計(jì)中，AD9854采用300MHz作為時(shí)鐘。根據(jù)奈奎斯特定律，輸出的頻率極限為150MHz，設(shè)計(jì)中使用的最大輸出頻率為120MHz。DDS是一個(gè)分頻器，在提供一個(gè)系統(tǒng)主頻的情況下，能夠輸出低于系統(tǒng)主頻，分辨率為2N的正弦波。即每一個(gè)主頻周期，DAC都會(huì)輸出一個(gè)點(diǎn)，而2N /M個(gè)點(diǎn)形成輸出頻率的一個(gè)周期。這就相當(dāng)于以系統(tǒng)時(shí)鐘的頻率對輸出時(shí)鐘進(jìn)行采樣，在理想情況下的DDS輸出如圖1.5所示：圖1.5 DDS理想輸出頻譜圖在主頻

30、附近的第一根譜線是fclock - fout，當(dāng)輸出為120MHz時(shí)，此譜線為180MHz。根據(jù)虛線所示的包絡(luò)可知此時(shí)兩根譜線不僅間隔小，且幅值相當(dāng)。為使信號發(fā)生器最終輸出的信號波形不產(chǎn)生失真，故必須在后級使用低通濾波。常用的低通濾波器有巴特沃茲低通濾波器、切比雪夫低通濾波器和橢圓低通濾波器等。綜合考慮，為保證帶信號的幅頻特性的平坦性，本設(shè)計(jì)中采用巴特沃茲低通濾波器。使用Multisim軟件中的Filter Wizard工具設(shè)計(jì)了一款低通濾波器，經(jīng)仿真和實(shí)際電路搭試，符合對DDS信號發(fā)生器的設(shè)計(jì)需要。圖1.6巴特沃茲低通濾波器原理圖圖1.7 低通濾波器網(wǎng)絡(luò)分析儀測試結(jié)果3.4 高速復(fù)雜控制實(shí)現(xiàn)

31、3.4.1并行通信接口時(shí)序的最優(yōu)化當(dāng)使用FPGA對 AD9854 進(jìn)行高速并行控制時(shí)，必須嚴(yán)格按照 AD9854 的并行通信時(shí)序，使用各信號最小的有效時(shí)間要求，這是實(shí)現(xiàn)高速復(fù)雜控制的基礎(chǔ)。FPGA程序編寫完畢后，可先通過EDA仿真軟件驗(yàn)證并行通信的仿真結(jié)果，然后修正使之達(dá)到AD9854 對時(shí)序的要求。圖1.8 AD9854并行通信時(shí)序表1 AD9854并行通信時(shí)序要求名稱最小時(shí)間描述tASU8.0ns地址總線設(shè)置至WR信號有效時(shí)間tDSU3.0ns數(shù)據(jù)總線設(shè)置至WR信號有效時(shí)間tAHD0ns地址總線保持至WR信號無效時(shí)間tDHD0ns數(shù)據(jù)總線保持至WR信號無效時(shí)間tWRLOW2.5nsWR信號

32、置低時(shí)間tWRHIGH7nsWR信號置高時(shí)間tWR10.5ns寫數(shù)據(jù)時(shí)間AD9854并行通信時(shí)序如圖1.8所示。時(shí)序的極限要求如表1所示。通過對照仿真結(jié)果與表1中對 AD9854 并行通信時(shí)序中的各個(gè)最小時(shí)間的要求，對程序進(jìn)行優(yōu)化，從而實(shí)現(xiàn)對DDS的高速復(fù)雜控制。3.4.2寄存器使用的最少化在注意并行通信時(shí)序的同時(shí)，在對 AD9854 進(jìn)行各種模式的控制過程中，必須減少對無關(guān)寄存器的操作。AD9854中共有40個(gè)寄存器，在實(shí)現(xiàn)某一特定模式時(shí)，并不是所有的寄存器都是非用不可的。所以要針對不同的模式，對不同的寄存器進(jìn)行操作，從而縮短并行通信的數(shù)據(jù)長度，提高通信的效率，實(shí)現(xiàn)高速復(fù)雜控制。第四章 系統(tǒng)

33、硬件設(shè)計(jì)4.1 系統(tǒng)總體設(shè)計(jì)圖1.9 信號源總體結(jié)構(gòu)框圖300MHz參考FPGA 控制ADL5530放大器HMC307QS16數(shù)字衰減器AD9854DDS單片機(jī)與鍵盤顯示50輸出DDS單元是系統(tǒng)的核心，本系統(tǒng)使用的AD9854是最高工作時(shí)鐘頻率為300 MHz，是功能非常強(qiáng)大的直接數(shù)字頻率合成器。一般情況下，DDS時(shí)鐘頻率的40%為實(shí)際輸出波形的最高頻率，AD9854時(shí)鐘頻率300 MHz，則輸出波形的最高頻率可達(dá)120 MHz。AD9854的各類參數(shù)，符合信號源的性能要求，所以選擇AD9854用于該信號源中。采用EP1C6Q240C8N型FPGA對AD9854進(jìn)行控制，MSP430F449型

34、單片機(jī)作為系統(tǒng)的通信模塊處理芯片。4.2 AD9854模塊硬件設(shè)計(jì)AD9854配置電路部分采用2片AMS1117-3.3V穩(wěn)壓塊進(jìn)行供電，各個(gè)管腿按照指定的方式進(jìn)行連接，分別對模擬部分和數(shù)字部分進(jìn)行供電。并且使用1N4148二極管來防止電源接反，提高了可靠度。使用時(shí)鐘采用30MHz有源晶振，在AD9854部采用10次倍頻，從而達(dá)到300MHz 的系統(tǒng)時(shí)鐘。同時(shí)留有時(shí)鐘外部接口，可以由外部頻率源進(jìn)行輸入。提供外部調(diào)制接口，可由外部TTL電平進(jìn)行調(diào)制。輸出端是雙路正交輸出，經(jīng)過120MHz巴特沃茲低通濾波器?？刂平涌谟?0針I(yè)DE接口與FPGA相連接。其中調(diào)制接口通過一個(gè)跳線來進(jìn)行選擇是由外部控制

35、還是通過FPGA進(jìn)行控制。同時(shí)有多個(gè)跳線接口，可以方便靈活的對使用方式進(jìn)行實(shí)時(shí)的改變。由于是高頻電路，所以要非常注意對電源的濾波，在AD9854芯片的每個(gè)電源輸入端口都要增加旁路電容，減少電源所帶來的干擾。圖2.0 AD9854配置電路原理圖由于AD9854的工作電流最高可達(dá)1A，所以在PCB設(shè)計(jì)時(shí)要非常注意對芯片散熱的設(shè)計(jì)。本設(shè)計(jì)中，對2片AMS1117都增加了散熱過孔和增大了焊盤面積。在AD9854芯片的方面設(shè)置了大面積的焊盤和大量的過孔，防止AD9854芯片溫度過高。保證了DDS信號發(fā)生器能在長時(shí)間工作時(shí)能夠穩(wěn)定可靠。圖2.1 AD9854電路PCB版圖4.3 FPGA控制模塊硬件設(shè)計(jì)為

36、了達(dá)到能夠?qū)敵鲂盘柲Ｊ礁咚俚目刂?，采用了Altera的Cyclone EP1C6Q240C8N型FPGA作為控制單元的主芯片。參考時(shí)鐘為50MHz，與AD9854并行連接，從而實(shí)現(xiàn)高速靈活的控制。下載配置芯片采用EPCS1，留有JTAG和AS兩種下載接口，極大的方便了試驗(yàn)與調(diào)試。為了保證FPGA在高速下的穩(wěn)定性，硬件上對電源部分做了較多的濾波工作，使用了大量的濾波電容，改善了工作性能。晶振采用50MHz貼片有源晶振，串口通信配置芯片使用MAX3221來進(jìn)行驅(qū)動(dòng)。圖2.2 FPGA配置電路原理圖圖2.3 FPGA電路PCB版圖第五章 系統(tǒng)軟件設(shè)計(jì)在本設(shè)計(jì)中，使用Altera公司的EP1C6Q2

37、40C8N型FPGA作為AD9854的控制單元，主要負(fù)責(zé)信號的產(chǎn)生。人機(jī)交互模塊由TI公司的MSP430F449型單片機(jī)來完成，實(shí)現(xiàn)與PC進(jìn)行通信、液晶顯示和鍵盤接收。FPGA與單片機(jī)之間采用串行通信。系統(tǒng)中采用FPGA與單片機(jī)結(jié)合的方式，充分利用了單片機(jī)靈活、低功耗和FPGA高速、并行的特點(diǎn)。5.1信號產(chǎn)生模塊設(shè)計(jì)5.1.1主要控制流程AD9854共有40個(gè)寄存器，其中更新時(shí)鐘寄存器和部分控制寄存器在寫入一次之后，當(dāng)改變信號輸出模式時(shí)并不需要再更改。所以，系統(tǒng)一上電，就對這些寄存器進(jìn)行寫操作。完成后，等待單片機(jī)串口發(fā)來數(shù)據(jù)。根據(jù)接收到的數(shù)據(jù)，控制AD9854輸出信號的模式，并且將頻率和功率寫

38、入對應(yīng)的寄存器。AD9854在收到所有需要的控制字之后，開始輸出信號。FPGA結(jié)束對AD9854的操作，開始等待單片機(jī)發(fā)送來新的數(shù)據(jù)。串口接收數(shù)據(jù)配置信號模式配置信號頻率AD9854初始化開始配置信號功率波形輸出圖2.4 FPGA主要控制流程5.1.2 AD9854集成調(diào)制模式控制程序分析AD9854有五種工作模式，分別為單頻、頻移鍵控、漸增式頻移鍵控、線性調(diào)頻和二進(jìn)制相位鍵控，模式選擇可在控制寄存器里進(jìn)行修改。在程序中，這幾種不同的工作模式通過不同的方式實(shí)現(xiàn)。圖2.5程序試題端口定義1、單頻模式是主復(fù)位后的默認(rèn)模式。在控制寄存器1FH地址的Bit3至Bit1位寫入“000”，在對應(yīng)的頻率、幅

39、度和相位寄存器寫入需要控制字之后，程序中判別在此模式下自動(dòng)跳過無關(guān)的寄存器，結(jié)束對AD9854的寫操作，即可實(shí)現(xiàn)單頻模式輸出。2、頻移鍵控模式時(shí)，程序上首先在控制寄存器1FH地址的Bit3至Bit1位寫入“001”，與單頻模式不同的是，在對應(yīng)的頻率、幅度和相位寄存器寫入需要控制字之后，要在頻率控制2號寄存器寫入頻移之后的頻率。由于單片機(jī)的計(jì)算能力有限，在程序中計(jì)算好了1到100MHz一共100個(gè)頻率字，根據(jù)單片機(jī)發(fā)送來的數(shù)據(jù)判斷正確的頻率2的控制字。程序中設(shè)置了一個(gè)向外按字節(jié)發(fā)送一串13位巴克碼的進(jìn)程，通過控制芯片的第29管腳來實(shí)現(xiàn)2個(gè)頻率之間的跳變，從而實(shí)現(xiàn)頻移鍵控模式輸出。3、漸增式頻移鍵

40、控模式是在控制寄存器1FH地址的Bit3至Bit1位寫入“010”，在頻移鍵控設(shè)置一樣寄存器的基礎(chǔ)上，程序中要再設(shè)置寫頻率間隔寄存器和增長幅度寄存器，實(shí)現(xiàn)自動(dòng)頻掃的功能。程序中結(jié)束寫控制字的狀態(tài)機(jī)之后，就使用控制調(diào)制的進(jìn)程對AD9854進(jìn)行控制。4、線性調(diào)頻模式時(shí)在控制寄存器1FH地址的Bit3至Bit1位寫入“011”，程序中與漸增式頻移鍵控模式一樣也要寫頻率間隔寄存器和增長幅度寄存器，從而實(shí)現(xiàn)自動(dòng)頻掃的功能。在程序中定義了5到30MHz一共25個(gè)線性調(diào)頻帶寬，根據(jù)單片機(jī)發(fā)送來的數(shù)據(jù)判斷正確的帶寬值發(fā)送給AD9854。5、二進(jìn)制相位鍵控與頻移鍵控在程序中的實(shí)現(xiàn)方法較為相似，但是在控制寄存器1

41、FH地址的Bit3至Bit1位寫入“100”。而不同之處就是在程序中不是向頻率控制2號寄存器中寫入數(shù)據(jù)，而是向相位控制2號寄存器中寫入數(shù)據(jù)。同樣使用程序中一樣的巴克碼調(diào)制進(jìn)程控制兩個(gè)相位之間的跳變。圖2.6FPGA寫寄存器數(shù)據(jù)時(shí)序圖5.1.3 FPGA實(shí)現(xiàn)幅度調(diào)制程序分析AD9854芯片本身不具有幅度調(diào)制的功能，但是根據(jù)幅度調(diào)制的原理，可以通過FPGA與AD9854現(xiàn)有功能的組合來實(shí)現(xiàn)。在控制AD9854實(shí)現(xiàn)幅度調(diào)制時(shí)，程序開始與單頻模式一樣，先在控制寄存器1FH地址的Bit3至Bit1位寫入“000”。但是在對應(yīng)的頻率和相位寄存器寫入需要控制字之后，程序進(jìn)入一個(gè)循環(huán)，每個(gè)進(jìn)程時(shí)鐘向AD985

42、4的幅度寄存器寫入事先計(jì)算好的正弦序列，從而達(dá)到AD9854的輸出幅度呈現(xiàn)正弦調(diào)制。5.1.4 FPGA實(shí)現(xiàn)頻率調(diào)制程序分析AD9854芯片本身也不具有幅度調(diào)制的功能，但是與幅度調(diào)制一樣，可以通過FPGA與AD9854現(xiàn)有功能的組合來實(shí)現(xiàn)。程序其他部分與幅度調(diào)制一樣，寫完控制字后，程序進(jìn)入一個(gè)循環(huán)，每個(gè)進(jìn)程時(shí)鐘向AD9854的頻率寄存器寫入事先計(jì)算好的正弦序列，從而達(dá)到AD9854的輸出頻率呈現(xiàn)正弦調(diào)制。5.2人機(jī)交互界面人機(jī)交互模塊主要由主程序、鍵盤模塊、液晶顯示模塊和串口通信模塊組成。其中鍵盤和串口通信模塊是最主要的部分，實(shí)現(xiàn)了信號發(fā)生器的兩種外圍控制方式。下面主要對這兩個(gè)模塊的程序進(jìn)行分

43、析。圖2.7 MSP430單片機(jī)主程序5.2.1盤模塊程序設(shè)計(jì)人機(jī)交互模塊采用MSP430單片機(jī)作為核心芯片，當(dāng)使用鍵盤作為輸入時(shí)，程序過掃描按下的鍵，給出對應(yīng)的鍵值。在12864液晶屏上顯示輸入的數(shù)據(jù)，當(dāng)輸入完所用的數(shù)據(jù)后，按下確認(rèn)鍵。程序中檢測到確認(rèn)鍵按下后，將之前接受的數(shù)據(jù)打包，按照規(guī)定好的格式，以9600波特率通過串口發(fā)送給FPGA。圖2.8鍵盤按鍵分布圖2.9 鍵盤PCB版圖本系統(tǒng)中采用程序控制掃描工作方式。鍵盤掃描程序自復(fù)位后就開始工作，時(shí)刻監(jiān)視鍵盤，有無鍵按下，在監(jiān)視鍵盤過程中，允許定時(shí)器中斷，即同時(shí)動(dòng)態(tài)顯示數(shù)據(jù)或信息。鍵盤掃描的具體過程如下:1、查詢是否有鍵按下。首先向行掃描口

44、輸出全為0的掃描碼，然后從列檢測口輸入列檢測信號，只要有一列信號不為“1”，則表示有鍵按下。接著要消抖再次確認(rèn)是否有鍵按下。2、消去抖動(dòng)。由于按鍵是機(jī)械開關(guān)，在觸點(diǎn)閉合或斷開的瞬間會(huì)出現(xiàn)電壓抖動(dòng)的現(xiàn)象，所以在程序中要有消抖部分，才能正確識別被按下的鍵。步驟是在延時(shí)10ms后，再次讀鍵判斷，若兩次的狀態(tài)一樣，說明信號穩(wěn)定，可以繼續(xù)確定按鍵的位置。3、確定按下鍵的行列值。將得到的信號取反，為1的位即為鍵所在的列。接著進(jìn)行逐行掃描，依次使輸出為0，讀取所在列輸入信號，若為0，則可確定行值。如果各行都掃描以后仍沒有找到，則放棄掃描，認(rèn)為是鍵的誤動(dòng)作。4、鍵值譯碼。掃描函數(shù)的返回值為行列鍵盤的鍵特征碼，

45、若無鍵按下，返回值為0。根據(jù)得到的鍵碼查表，確定MSP430所要進(jìn)行的操作，執(zhí)行相應(yīng)功能鍵服務(wù)程序。5.1.2串口通信模塊程序分析當(dāng)使用外部串口進(jìn)行控制時(shí)，通過上位機(jī)向單片機(jī)發(fā)送規(guī)定格式的數(shù)據(jù)，單片機(jī)檢測到數(shù)據(jù)接收完成后，將數(shù)據(jù)發(fā)送給FPGA。同時(shí)在12864液晶上顯示“串口控制”，并且鎖定鍵盤，防止數(shù)據(jù)干擾。由于MSP430F449單片機(jī)是集成了雙串口，所以使用上更加便捷。發(fā)送控制部分與接收控制部分分別是通關(guān)過兩個(gè)移位寄存器組成的。在發(fā)送時(shí)，當(dāng)數(shù)據(jù)正在進(jìn)行發(fā)送，此時(shí)UTXIFG0=1，表示不能再向外發(fā)送數(shù)據(jù)，一定要等到現(xiàn)在的數(shù)據(jù)發(fā)送完成后，即UTXIFG0=0時(shí)才能繼續(xù)發(fā)送。同樣，在接收時(shí)，

46、當(dāng)接收到一串?dāng)?shù)據(jù)之后，會(huì)使UTXIFG0=1，表示接收數(shù)據(jù)的過程已經(jīng)完成，此數(shù)據(jù)可以被取走。在本設(shè)計(jì)中，串口接收模式采用中斷方式，在串口發(fā)送模式下采用主動(dòng)方式。兩個(gè)串口分別工作，互相之間并不會(huì)產(chǎn)生干擾。圖3.0 MSP430 單片機(jī)串口設(shè)置程序第六章 系統(tǒng)調(diào)試與分析61硬件調(diào)試硬件電路的調(diào)試分三步走：PCB板卡測試、元器件功能測試、整體測試。第一步PCB板卡測試，主要是對沒有焊接任何元件的空PCB板進(jìn)行測試，測試的對象主要是一些布線密集的信號線、電源線和地線等。測試的容主要是看信號線有沒有短路或者短路，電源和地是否短路等，是否每個(gè)器件相應(yīng)的電源和地的連接都是正確的，避免在芯片的時(shí)候損壞芯片。第

47、二步元器件的測試，主要是在元器件焊到了PCB板上以后進(jìn)行的測試，由于元件大部分都是貼片的，需要仔細(xì)焊接，對系統(tǒng)量使用的電容電阻要進(jìn)行仔細(xì)的篩選并要求對號入位，而且要防止芯片虛焊導(dǎo)致系統(tǒng)不能正常工作的現(xiàn)象。第三步整板測試是在元件焊接完成但未加電前對電路板進(jìn)行的檢查。該過程是對器件引腳功能的再檢查，查看設(shè)計(jì)是否正確。整板測試可以按照先電源和地，再逐個(gè)器件引腳的順序測試。6.2輸出功率精度測試10dBm-20dBm 衰減誤差0.7dBm-20dBm-50dBm 衰減誤差1.2dBm6.3 雜散測試0.1Hz-50MHz 40dBc50M Hz-120MHz 30dBc6.4主要技術(shù)指標(biāo)輸出頻率： 0

48、.1Hz 120MHz;頻率分辨率： 0.05Hz；調(diào)制模式： BPSK；FSK；Ramped FSK；ASK；Chirp；AM；FM輸出電平： -50 dBm +10 dBm；輸出阻抗： 50；掃頻圍： 5MHz 30MHz；調(diào)制度： 0 60%；最大頻偏： 1 Hz；系統(tǒng)噪聲電平： -70 dBm；諧波失真： -30 dBc；非諧波失真： -50 dBc；第七章 總結(jié)與展望本文根據(jù)現(xiàn)代電子技術(shù)的發(fā)展需要以與直接數(shù)字頻率合成技術(shù)的特點(diǎn)，設(shè)計(jì)出了一套基于DDS的高精度信號源，該信號源能夠?qū)崿F(xiàn)掃頻、相移鍵控和頻移鍵控等調(diào)制功能，并且可以動(dòng)態(tài)顯示輸出信號的頻率和正弦波信號的瞬時(shí)電壓值。本文主要完成了以下主要工作：(1)經(jīng)過對信號源設(shè)計(jì)技術(shù)的研究，分析并指出模擬合成法和直接頻率合成法等傳統(tǒng)設(shè)計(jì)方法的局限性，闡述了DDS技術(shù)在信號發(fā)