FPGA培訓(xùn)與總結(jié)ppt課件

1、FPGA入門培訓(xùn)蘇州智匯譜電子科技2021.07.23大綱一、運(yùn)用背景與廠商二、器件的根本構(gòu)造三、工程實(shí)例四、約束與分析一、FPGA的運(yùn)用背景1產(chǎn)品開發(fā) 機(jī)頂盒、醫(yī)療儀器、車載電子儀器 2系統(tǒng)與IP的原型驗(yàn)證 手機(jī)芯片的原型實(shí)現(xiàn) FPGA主要廠商及產(chǎn)品中高端: Xilinx & Altera分布占有48%與41%的市場份額 中低端：Lattice & Microsemi圖 UltraScale架構(gòu)-業(yè)界首款A(yù)SIC級All Programmable架構(gòu)，是行業(yè)初次在全面可編程的架構(gòu)中運(yùn)用尖端的ASIC技術(shù)，努力于從根本上滿足人們對數(shù)百Gbps的系統(tǒng)性能、全線速下的智能處置才干以及高速浮點(diǎn)運(yùn)算程

2、度的需求。UltraScale架構(gòu)可以從布線、時(shí)鐘、關(guān)鍵途徑及電源等四方面處理影響先進(jìn)節(jié)點(diǎn)芯片性能方面的最大瓶頸問題互連Lattice 資深產(chǎn)品暨企業(yè)行銷總監(jiān)Brent Przybus表示，網(wǎng)通、工業(yè)控制、監(jiān)控系統(tǒng)等運(yùn)用正掀起分布式計(jì)算的風(fēng)潮，低功耗、小尺寸FPGA市場后市可期。有鑒于此，為迎合市場趨勢要求，降低耗電量、減少體積及縮減本錢將為Lattice于2021年偏重的三大FPGA產(chǎn)品戰(zhàn)略自收買Actel后，Microsemi的Flash FPGA在FPGA市場走向主流。其SmartFusion2產(chǎn)品系列具有最高規(guī)范的平安性、帶有實(shí)時(shí)嵌入式處置器的即時(shí)運(yùn)作特性，以及具有SEU免疫才干的無與

3、倫比的高可靠性和擴(kuò)展溫度范圍支持，曾經(jīng)用于電信、工業(yè)、安防和國防市場中眾多客戶系統(tǒng)中FPGA業(yè)界的后起之秀Achronix亞克尼斯以其凌厲的市場攻勢。Speedster22i FPGA采用英特爾領(lǐng)先的22納米3D Tri-Gate晶體管技術(shù)，其功耗是競爭對手同類器件的一半，是業(yè)內(nèi)獨(dú)一內(nèi)嵌10/40/100G以太網(wǎng)MAC、100Gbps Interlaken、PCI Express Gen1/2/3和2.133 Gbps DDR3控制器硬核的FPGA器件。技術(shù)開展趨勢二、器件的根本構(gòu)造Altera 的FPGA Xilinx 的FPGA或其他公司的FPGA 普通的構(gòu)造都是由一些CLB 或類似稱為L

4、E 的宏單元組成其內(nèi)的component普通是查找表LUT 時(shí)序單元 如存放器外加一些如進(jìn)位鏈等先進(jìn)的構(gòu)造每個(gè)CLB包含4個(gè)類似的Slice 4個(gè)Slice 按照如上圖的陣列排布每個(gè)Slice都與一個(gè)開關(guān)矩陣嚴(yán)密相接以便連到通用布線陣列GRM 在CLB中還有內(nèi)部的快速的互聯(lián)線保證4個(gè)slice 之間快速的互聯(lián)每個(gè)乘法器塊緊靠著Block RAM 共用4個(gè)開關(guān)矩陣三、工程實(shí)例# STEP#0: define output directory area.Set outputDir ./Tutorial_Created_Data/bft_outputfile mkdir $outputDir# ST

5、EP#1: setup design sources and constraintsread_vhdl -library bftLib glob ./Sources/hdl/bftLib/*.vhdl read_vhdl ./Sources/hdl/bft.vhdlread_verilog glob ./Sources/hdl/*.v read_xdc ./Sources/bft_full_kintex7.xdc# STEP#2: run synthesis, report utilization and timing synth_design -top bft -part xc7k70tfb

6、g484-2 write_checkpoint -force $outputDir/post_synth report_timing_summary -file $outputDir/post_synth_timing_summary.rpt report_power -file $outputDir/post_synth_power.rpt# STEP#3: run placement and logic optimzation, report utilization and timingestimates, write checkpoint designopt_designplace_de

7、signphys_opt_designwrite_checkpoint -force $outputDir/post_placereport_timing_summary -file $outputDir/post_place_timing_summary.rpt# STEP#4: run router, report actual utilization and timing, write checkpoint design,run drc, write verilog and xdc outroute_designwrite_checkpoint -force $outputDir/pos

8、t_routereport_timing_summary -file $outputDir/post_route_timing_summary.rptreport_timing -sort_by group -max_paths 100 -path_type summary -file$outputDir/post_route_timing.rptreport_clock_utilization -file $outputDir/clock_util.rptreport_utilization -file $outputDir/post_route_util.rptreport_power -

9、file $outputDir/post_route_power.rptreport_drc -file $outputDir/post_imp_drc.rptwrite_verilog -force $outputDir/bft_impl_netlist.vwrite_xdc -no_fixed_only -force $outputDir/bft_impl.xdc# STEP#5: generate a bitstreamwrite_bitstream -force $outputDir/bft.bit四、約束與分析管腳約束時(shí)序約束位置約束 Path from Input Port to Internal Sequential Cell Inte